C1
所有时钟关闭时禁止捕获数据，下图第一个reg时钟pin为X，引起C1问题
C3/C4
前后级reg时钟有效沿不一致导致的问题
工具在默认情况下，会在上升沿进行检查，导致下降沿的reg出问题
解决方案：使用set_split_capture_cycle -on，该命令会在上升沿后进行一次检查
C6
时钟会影响数据路径，导致竞争问题
解决方法：set_clock_off_simulation on ，该命令会在上升沿前进行检查。
下图为这两个命令对应的3个DRC的总结:
D1
数据加载或者捕获到scan cell 时会被干扰
D5
memory元素没有被识别为扫描链的一部分
D6
非扫描的latch 必须为透明的latch，透明latch 可以传递值但是不保持状态。
如果latch存在环路，必须使用scan cell 或者non scan cell （除开透明latch）打断。
E4
在评估test procedure时，检查驱动同一个net的矛盾值。
常见的是双向pin 缺少 force Z。
通常仅在串行仿真中检测到，并行无法检测除非使用单独的移位。
E5
施加 pin 约束，并且primary input 被force 了值，X 态必须禁止传播到观测点。
对BIST 电路来说是严重的问题，可能会降低EDT 的压缩效率。
降低E5 可以达到更好的结果。
E10
在 measure_po 事件期间，检查总线争用的互斥性
三态驱动器在驱动同一网络时，不得出现冲突值
若不满足此规则，在 measure_po 阶段的硬件中会存在总线争用风险
T3
从out 到 in 的路径需要敏化
T4/T5
T4 ：扫描路径中的存储单元，必须在移位过程的某个时间段内拥有有效时钟
T5 追踪规则：扫描路径中存储单元的时钟输入不得出现 X 值，其置位 / 复位输入也不得出现有效（X 或 1）值
T24
当扫描链涉及两个时钟域时，应配置锁存单元（lookup cell），以管理不同时钟域之间的时钟偏移（skew）
锁存单元的功能是将源触发器（FF）的旧数据保留并传递至目标触发器
