数字电路实验从零实现：利用FPGA构建简单状态机-平芜编程栈

FPGA状态机实战手记：从状态图到跳动LED的硬核闭环

你有没有过这样的时刻——在数字逻辑课上，把摩尔状态图画得工整漂亮，真值表列得滴水不漏，可一拿到FPGA开发板，按下按键，LED却像喝醉了一样乱闪？复位后不归零、状态跳变错拍、连续按键漏触发……不是代码写错了，也不是工具链坏了，而是你和那块芯片之间，隔着一层没被真正“看见”的物理现实。

这不是仿真波形里光滑的方波，这是真实硅片上电荷在纳秒尺度下的奔跑与妥协。今天我们就抛开PPT里的抽象模型，用一块Xilinx Artix-7开发板、四颗LED、一个按键，亲手把教科书上的状态机，变成你能用示波器抓到、用眼睛数清、用手按准的活电路。

为什么非得是FPGA？——别再用MCU“假装”数字电路了

先说个扎心的事实：很多高校数字电路实验，其实是在MCU上跑C语言状态机，再用GPIO模拟时序输出。这就像学游泳却一直抱着浮板——它能让你“完成任务”，但永远摸不到水的阻力、浮力、换气节奏。

FPGA不一样。它不执行指令，它就是电路本身。

你的always_ff @(posedge clk)不是一段程序，而是一条物理连线：从全局时钟网络→触发器时钟端→D输入端，全程走的是专用布线资源；
case (curr_state)不是查表函数，而是4个LUT并行烧录的布尔表达式，每个LUT输出一位下一状态，延迟稳定在1.2~1.8 ns（Artix-7 CLB内）；
led_out = curr_state不是赋值语句，而是4根IO引脚直接绑定4个触发器Q端，没有驱动级、没有总线仲裁、没有中断抢占。

这意味着：
✅ 按下按键后，LED亮起的延迟 = 按键同步延迟（2级FF） + 组合逻辑延迟（LUT） + 触发器传输延迟（t_co≈ 1.2 ns）
✅ 状态切换严格锁定在时钟上升沿后第1个t_co时刻，误差<±50 ps（由时钟偏斜决定）
❌ 不会出现“有时快有时慢”“偶尔卡住”——除非你真的违反了建立时间

所以，当学生第一次用示波器同时捕获clk和led_out[0]，看到那条跳变沿严丝合缝卡在时钟边沿之后1.23 ns处，他才真正理解什么叫“同步时序”。

状态编码不是选择题，是教学设计题

状态编码常被讲成“Binary省资源，One-Hot提速”，但在教学场景里，它首先是个可视化接口设计问题。

我们做实验，目标不是压榨最后一片LUT，而是让学生一眼看懂当前状态。
- Binary编码4状态（00/01/10/11）需要学生心算二进制→十进制→状态名，中间还可能混淆大小端；
- Gray码虽抗误码，但00→01→11→10的跳变模式对初学者毫无意义；
- 而One-Hot：S0=0001 → LED0亮；S1=0010 → LED1亮；S2=0100 → LED2亮；S3=1000 → LED3亮。
状态ID = 哪颗LED亮 = 学生抬头就能确认的物理事实。

更关键的是，One-Hot让组合逻辑变得极度透明：

// S0转移逻辑：仅当btn为高时跳S1，其余保持S0 S0: next_state = btn ? S1 : S0; // 对应硬件：1个2选1 MUX（btn做sel），输入是S1的编码（0010）和S0的编码（0001）

你甚至可以拿万用表测每颗LED引脚电压，反推当前curr_state值——这才是数字电路该有的“可触摸感”。

当然，它多用了3个触发器。但Artix-7一片XC7A35T有20,800个触发器，省这4个去哪？不如留着给后续加UART日志输出、PWM调光、或者接ADC采样——教学系统的资源冗余，恰恰是留给探索的呼吸空间。

同步不是玄学，是两级触发器的物理防御

所有“LED乱闪”的根源，90%出在这里：你把一个机械按键，当成了干净的数字信号。

机械按键按下时，触点会弹跳5~20 ms，产生一串高低电平毛刺。如果这个信号直接连到状态机的btn输入端：

在时钟上升沿采样到毛刺高电平 → 状态误跳
下一个周期又采样到低电平 → 状态回退
结果就是LED在S0↔S1之间疯狂振荡，像接触不良的灯泡

你以为要写消抖计时器？不，在FPGA里，最优雅的解法是用芯片自己的时钟纪律驯服异步信号——两级触发器同步器：

logic btn_meta, btn_sync; always_ff @(posedge clk) begin btn_meta <= btn; // 第一级：在clk边沿捕获原始毛刺信号（可能进入亚稳态） btn_sync <= btn_meta; // 第二级：再打一拍，亚稳态已自然衰减，输出稳定有效 end // 后续所有逻辑只认 btn_sync，彻底隔离毛刺

这里没有“延时”，没有“等待”，只有两个D触发器构成的确定性采样管道。它的物理本质是：利用触发器的建立/保持时间窗口（Artix-7为0.6ns/0.2ns），强制让异步信号在进入主逻辑前，至少经历两个完整的时钟周期的电平稳定期。

你可以用逻辑分析仪抓btn和btn_sync对比：前者是锯齿状毛刺，后者是干净利落的单次跳变。这就是数字电路的“结界”——把混沌的模拟世界，翻译成可控的数字语言。

时序分析不是报表，是你和芯片的对话记录

Vivado生成的Timing Summary里，“WNS = -0.321 ns”不是一串失败提示，而是一张芯片递来的诊断书。

我们来读一下这张纸：

项目	数值	说明
Worst Negative Slack (WNS)	-0.321 ns	最差路径比要求慢0.321 ns → 时序违规
Data Path Delay	2.14 ns	输入→LUT→触发器D端的实际传播延迟
Required Arrival Time	2.00 ns	时钟周期(10ns) - 建立时间(0.6ns) - 时钟偏斜(0.2ns) = 2.00ns

计算一下：2.14 ns > 2.00 ns → 违规成立。
那么怎么修？不是盲目降频，而是问芯片：“你卡在哪？”

打开详细的Path Report，定位到最慢路径：
btn_sync → LUT → next_state[0]
原来问题出在btn_sync扇出太多，驱动了4个状态转移条件判断！

解决方案立刻清晰：
✅ 在btn_sync后加一级寄存器缓存（btn_reg <= btn_sync），把长组合路径切为两段
✅ 或者，根本不用改逻辑——把时钟从100MHz（10ns周期）降到50MHz（20ns周期），Required时间立刻变成19.2ns，2.14ns轻松满足

你看，时序分析不是黑箱警告，它是芯片在告诉你：“我的物理极限在这，你要么绕开，要么放慢。” 教学价值正在于此：学生第一次意识到，自己写的Verilog，真的会变成硅片上几毫米长的铜线，而铜线有电阻、有电容、有延迟——理论公式里的t<sub>pd</sub>，此刻就在示波器上跳动。

验证不是“亮了就行”，是用仪器重写教科书

很多实验报告写着“功能正常”，但没附一张实测波形。这就像医生说“病人康复了”，却不给体温单和血常规。

真正的硬件验证，必须分层推进：

第一层：肉眼可观测（LED直连）

One-Hot编码下，4颗LED的亮灭组合 = 当前状态ID
手动按键，观察LED是否按S0→S1→S2→S3→S0循环
关键检验：快速连按3次，LED是否严格走完3步？有没有跳步或卡死？

第二层：示波器抓关键时序（推荐使用2通道）

通道1接clk，通道2接led_out[0]
→ 测量led_out[0]跳变沿到clk上升沿的距离 = t_co（应≈1.2 ns）
通道1接rst_n（active-low），通道2接led_out[0]
→ 观察复位释放后，led_out[0]是否在下一个时钟上升沿才变为低电平？（同步复位的标志性特征）