1. 项目背景与需求分析
第一次接触FPGA开发的朋友可能会觉得无从下手，其实从一个小项目开始实战是最快的学习方式。这次我们要用DE2-115开发板和Quartus II软件，完成一个功能完整的秒表设计。这个秒表需要实现三个基本功能：计时、暂停和清零。听起来简单，但里面包含了FPGA开发的完整流程。
为什么选择秒表作为入门项目？因为它涵盖了数字电路设计的核心要素：时钟分频、计数器设计、状态控制和显示驱动。我在带学生做实验时发现，完成这个项目后，90%的初学者都能掌握FPGA开发的基本方法。DE2-115开发板上的50MHz晶振可以提供精准的时钟源，六位数码管正好用来显示分、秒和百分秒。
实际开发中常见的问题有：计时不准（分频没做好）、显示闪烁（刷新率不够）、按键抖动（没加消抖电路）。我们会针对这些痛点一一解决。建议准备开发环境时，安装Quartus II 13.0版本，这个版本对DE2-115的支持最稳定，我自己用了五年从没出过兼容性问题。
2. 系统架构设计
2.1 层次化设计思路
把复杂系统拆解成小模块是FPGA开发的核心思想。我们的秒表可以划分为四个关键模块：分频电路、计时逻辑、显示驱动和按键处理。这种模块化设计有个专业术语叫"层次化设计"，就像搭积木一样，先做好每个小部件再组装。
分频模块负责将50MHz系统时钟降到1Hz；计时模块包含三个计数器，分别记录分、秒和百分秒；显示驱动要把二进制数转换成数码管段码；按键模块处理暂停和清零信号。我在第一次做这个项目时，曾试图把所有功能写在一个模块里，结果调试时完全理不清逻辑，后来拆分成独立模块后问题迎刃而解。
2.2 模块接口定义
每个模块都需要明确定义输入输出接口。分频模块的输入是clk和reset，输出多级分频时钟；计时模块的输入是1Hz时钟和按键信号，输出是三个计数值；显示模块输入计数值，输出段选和位选信号。建议画个模块连接图，标清楚每个接口的信号类型和位宽，这个习惯能让后期调试轻松很多。
特别要注意时钟域交叉的问题。按键信号是异步的，直接接计数器会导致亚稳态，我通常会用两级寄存器同步。显示刷新率建议控制在100Hz以上，否则会有肉眼可见的闪烁，这个可以通过分频模块产生专门的显示时钟来实现。
3. 底层模块实现
3.1 分频电路设计
DE2-115的50MHz时钟需要分频到1Hz供秒表使用。Verilog代码实现时要注意，直接计数50M次会消耗大量寄存器资源。我的做法是先分频到1kHz，再用三级计数器逐级分频。下面是经过实测稳定的分频代码：
module clock_divider( input clk_50M, input reset, output reg clk_1Hz ); reg [25:0] counter; always @(posedge clk_50M or posedge reset) begin if(reset) begin counter <= 0; clk_1Hz <= 0; end else if(counter == 26'd24_999_999) begin counter <= 0; clk_1Hz <= ~clk_1Hz; end else counter <= counter + 1; end endmodule仿真时要注意检查分频比是否正确。常见错误是计数器少算一位导致时钟频率翻倍，我在第一次实现时就犯过这个错，结果秒表走得比实际快一倍。建议用ModelSim做功能仿真，观察时钟边沿对齐情况。
3.2 计时逻辑实现
计时模块包含三个计数器：百分秒（0-99）、秒（0-59）和分钟（0-59）。每个计数器都需要清零和使能控制。暂停功能实际上就是控制计数器的使能端。这里给出模60计数器的关键代码：
module counter_60( input clk, input reset, input enable, output reg [5:0] count, output carry ); always @(posedge clk or posedge reset) begin if(reset) count <= 0; else if(enable) begin if(count == 6'd59) count <= 0; else count <= count + 1; end end assign carry = (count == 6'd59) & enable; endmodule调试技巧：可以先用LED灯观察计数器是否正常工作。比如把计数器最低位接LED，应该能看到规律闪烁。遇到计数器卡住的情况，重点检查使能信号和进位逻辑。建议每个计数器单独仿真通过后再集成。
4. 顶层系统集成
4.1 原理图设计
在Quartus II中创建Block Diagram文件，将各个模块符号拖入并连线。分频模块输出连接计时器，计时器输出接显示译码器，按键信号经过消抖电路后接入。我的经验是连线时立即给每条线命名，不然后期找信号会非常痛苦。
特别注意全局时钟网络的分配。DE2-115的50MHz时钟应接到专用时钟引脚（如PIN_Y2），这样Quartus会自动将其分配到全局时钟网络。曾经有学生随便接个普通IO口，结果时序不满足导致计数不准。
4.2 管脚分配
管脚分配是硬件实现的关键一步。DE2-115的数码管通常采用动态扫描方式，需要分配段选和位选信号。按键建议使用开发板上的KEY0和KEY1，分别对应暂停和清零。具体分配可以参考DE2-115的用户手册，这里给出典型配置：
| 信号名 | 管脚号 | 开发板对应元件 |
|---|---|---|
| clk_50M | PIN_Y2 | 50MHz晶振 |
| reset_n | PIN_M23 | KEY0 |
| pause | PIN_M21 | KEY1 |
| seg[6:0] | PIN_G18-PIN_D18 | 数码管段选 |
| dig[5:0] | PIN_A17-PIN_B18 | 数码管位选 |
分配完成后一定要运行Pin Planner检查是否有冲突。常见错误是把普通IO误分配到时钟专用引脚，或者两个信号分配到同一管脚。建议保存分配结果为.tcl脚本，方便下次项目复用。
5. 下载与调试
5.1 编译与下载
点击Quartus的"Start Compilation"进行全流程编译。遇到时序违例警告时要特别注意，可能是时钟约束没设好。编译通过后连接USB-Blaster，选择Tools > Programmer下载sof文件到开发板。
如果下载失败，首先检查USB-Blaster驱动是否安装正确。在设备管理器中应该能看到"Altera USB-Blaster"设备。我遇到过Windows更新后驱动失效的情况，重新安装驱动即可解决。
5.2 功能测试
上电后数码管应显示00:00.00。按下开发板上的开始按钮，秒表开始计时。暂停按钮应能立即停止计时，清零按钮将所有数字归零。常见问题及解决方法：
- 显示乱码：检查段选信号极性，有些数码管是共阳有些是共阴
- 按键不灵敏：添加按键消抖模块，通常20ms延时足够
- 计时不准：用示波器测量1Hz时钟信号，调整分频系数
建议测试边界条件：计满59秒后是否正确进位到1分钟；连续快速按暂停/开始是否会导致状态混乱。这些场景最容易暴露设计缺陷。
