SOC+DRAM SIP SIPI的设计-平芜编程栈

随着技术的不断进步，对完整性的要求日益提高，导致片外存储器带宽需求增加，进而使得DRAM的数量和工作数据速率相应提升。半导体行业的新趋势不仅影响移动设备、可穿戴设备等小尺寸产品及物联网（IoT）领域，还影响汽车、服务器、家用电器等大尺寸产品，这些应用均需要更高的存储器带宽。

JEDEC（电子器件工程联合委员会）发布的LPDDR5和DDR5标准要求数据传输速率最高可达6400MT/s，而LPDDR5的信号电压则需降至500mV。为实现这一性能提升，需要通过封装级集成重新设计先进特性。与传统的板对板或芯片对芯片互连相比，能够扩展异构系统的先进封装技术，对芯片级和封装级更精密的互连提出了需求。在SoC的DRAM数据传输应用中，离散式DRAM常用于汽车、平板电脑、超薄笔记本电脑和数字电视（D-TV）芯片组，这些应用的尺寸相较于移动设备更大。随着8K以上高分辨率技术的实现，D-TV芯片将需要更大的存储器带宽，DRAM的数量也将持续增加。DDR总带宽计算公式如下：

系数表示DDR数据传输效率，取值范围为0.6~0.8，由专用集成电路（ASIC）设计决定；ni为DDR集成电路（IC）的数量；nb为数据位宽，根据多通道连接方式的不同，可为16位、32位或更高。

随着分辨率从全高清（FHD）提升至8K，且从分立的单功能芯片集成到异构SoC，DDR带宽较2012年增长了8倍。此外，由于智能图像处理模块尺寸增大、多视角需求增加以及对帧率要求更高的游戏模式的出现，D-TV SoC的DDR带宽将持续增长。然而，随着频率的升高，传统D-TV芯片与DRAM的封装形式正面临瓶颈，SoC与DRAM互连的信号完整性（SI）退化阻碍了高性能的发挥。在对带宽需求不断增加的背景下，亟需找到一种能以更低成本有效发挥性能的方案。探讨了实现高性价比产品所面临的挑战，尤其是在DDR互连方面。高性价比的定义涵盖广泛，不仅包括价格，还涉及产品的物理空间、电气性能、设计竞争力和灵活性。

图1 展示了D-TV市场中DDR带宽随电视分辨率发展的增长趋势。

在传统的外部传输中，DDR信号路径必须经过多层印刷电路板（PCB）。因此，PCB中的信号布线直接影响SoC-DRAM系统的性能。在大多数实际应用中，受物理间距限制，层间转换走线难以避免，这会导致SI退化。已有研究表明，过孔和过孔残桩等不连续结构的数据传输已成为高速互连系统的瓶颈。相反，DRAM SiP封装具有缩短信号路径和减少不连续性的优势。若这些优势能带来更高的数据速率，则可减少DRAM的数量并节省物理空间。此外，考虑到LPDDR5或DDR5均要求更高的数据速率，封装级集成将变得至关重要。

背景

A. SoC-DRAM配置

图2（a）展示了离散式SoC-DRAM配置的连接方式。采用两通道LPDDR4的并行连接方式，包含32位DQ通道，两通道共享6个命令/地址通道。图2（b）展示了离散式SoC-DRAM配置的横截面。DDR互连需经过封装基板，或同时经过封装基板和PCB板。

图2（a）两通道DRAM的并行连接方式（b）离散式SoC-DRAM配置的横截面

B. 封装-板级设计

目前支持8K运行方案的传统SoC-DRAM配置中，封装尺寸为37.5mm×37.5mm，封装基板中心为单个芯片，板上共搭载4个32位LPDDR4 DRAM，总位宽为128位，如图3（a）所示。考虑到物理空间限制且不增大SoC封装的总体尺寸，SiP封装中采用了两个LPDDR4 DRAM。在研究布局规划后，提出了多种设计方案，如图3（b）、（c）和（d）所示。选择图3（b）所示的两LPDDR4 DRAM SiP封装作为案例，与传统板上SCP进行对比。

图3（a）传统板上SCP （b）（c）（d）SiP的多种设计方案建议

表1列出了图3（a）和图3（b）所示封装布局的规格参数，为保证对比条件一致，采用了相同的商用DRAM。

表1. 传统板上SCP与SiP的规格参数

在增加信号布线所需的额外层数时，SoC的整体封装尺寸保持不变，封装基板的总厚度相应增加。另一方面，与传统板上SCP相比，SiP中SoC和DRAM的空间利用率提升了25%，平均数据通道长度缩短了三分之一。

系统级协同SIPI分析

LPDDR是一种并行接口，包含单端命令/数据通道和差分时钟/数据选通通道。在LPDDR接口的信号通道中，单端通道比时钟或DQS等差分通道更容易受干扰。此外，由于数据通道相位相同或相反且相邻布线，需要进行精细的SI设计。

DRAM数据传输可根据传输场景分为两类：写入场景和读取场景。在写入场景中，SoC的输入/输出（IO）驱动器作为发送端，DDR的IO作为接收端，同时充当具有片上终端匹配（ODT）值和电容的多个无源元件。读取场景与写入场景完全相反。接收端的ODT值是一个可调节参数，可根据芯片互连情况确定，以减少阻抗不匹配导致的信号反射或降低各场景下的功率传输损耗。为精确评估性能，需同时考虑片上和片外参数。此外，还需全面涵盖SI通道和PDN特性。

如图4（a）所示，LPDDR4瞬态仿真的基本流程包含以下组件：整个SI通道和PDN由信号路径和电源平面组成，信号从SoC IO出发，经过SoC封装、PCB和DDR封装，最终到达DDR IO。图4（b）和（c）展示了根据不同场景（包含驱动器强度和ODT阻抗）简化后的写入和读取场景的SI通道和PDN。

图4（a）DDR瞬态仿真总体流程（b）写入场景（c）读取场景

接下来将讨论两种封装在不同场景下的协同SIPI分析。SiP与传统SCP封装结构中SI通道的差异决定了所有场景的性能。此外，尤其是在读取场景中，不仅SI通道会影响性能，封装级VDDQ PDN也会产生影响，因为DDR IO的电源域集成在SiP封装基板中，路径更长且更窄。为量化SI性能的提升，对写入场景进行了SoC-LPDDR时域布局后仿真。随后，为避免DDR IO PDN性能受损，优化了封装基板中VDDQ的去耦电容参数，分析了经过PI增强后的DDR IO PDN的频域和时域特性，并最终评估了SiP结构在读取场景中的性能提升效果。

A. SI分析

PCB中长导线的电寄生参数会导致多种SI退化问题：过孔残桩引起的插入损耗、相邻线路间的电感和电容耦合导致的串扰、码间串扰和反射。相比之下，SiP无需经过PCB，而是在封装基板上直接与DDR连接。为分析SI性能的提升，对写入场景进行了仿真，如图4（b）所示。采用专用输入向量构建最坏情况场景，设置足够的时序长度以体现性能差异。通过改变多种PCB模型（包括传统SCP和新设计的SiP），分析了其对LPDDR4 SI性能的影响，如表2所示。

在设计PCB版图和封装基板时，遵循了前期实验确立的经验法则，制定了间距宽度、特性阻抗和通道长度的相关规则。通过仿真确定了能实现最佳性能的驱动器强度和ODT值等设计参数。参考JEDEC LPDDR4标准，在数据速率为3200MT/s、3733MT/s和4266MT/s的条件下进行了瞬态仿真。写入DQ信号的眼图张开宽度被用作性能衡量指标。如图5所示，接收端（Rx）模板中的时间眼图张开宽度（TdIVW）代表性能，电压眼图张开宽度（VdIVW）在LPDDR4接口中固定为70mV。

图5. JEDEC定义的LPDDR4接收端（Rx）眼图张开宽度

在优化SI性能后，对比了不同数据速率下各模型的眼图张开宽度。图6展示了不同PCB设计和封装的平均眼图张开宽度。

图6. 不同数据速率下的平均眼图张开宽度对比；采用SCP的案例5在3733MT/s和4266MT/s时未达到内部标准

表2. 案例表

其中，案例1采用SiP结构，无论何种PCB设计，性能均最佳，眼图张开宽度均超过77%；案例5采用16层PCB的SCP且未进行背钻处理，在4266MT/s时性能最差，眼图张开宽度低于58%。对比案例3和案例4，随着PCB层数的增加，眼图张开宽度略有下降，差距不足2%。案例1和案例4采用相同的PCB设计但不同的封装设计，在3200MT/s时性能差距为5.8%，在4266MT/s时为9.7%。案例5和案例6体现了背钻后处理技术的效果，在4266MT/s时性能差距为9.8%，在3200MT/s时为7%。

结果表明，采用传统板上SCP时，片外PCB设计（包括PCB层数、厚度以及背钻等额外后处理）对SoC-DRAM配置的SI性能影响显著，而此类后处理会增加额外成本并削弱产品竞争力。在PCB设计中，空间、层数和底部去耦电容等方面存在诸多设计限制。

随着PCB厚度的增加，单端DQ信号不仅会受到自身固有插入损耗的严重影响，还会受到相邻线路、过孔和过孔残桩的电感和电容耦合的影响。此外，在路径较长的外部离散式SoC-DRAM配置中，与传输时间成正比的耦合问题变得更为关键。已有研究通过插入接地间隙、增大间距和最小化线路间平行长度等方式抑制串扰，但这会导致空间与性能之间的权衡。同样，这些试图减少片外SI退化因素影响的尝试，促使人们考虑封装级集成——如案例2所示，即使采用16层PCB且未进行额外后处理，SiP仍能实现稳定的性能。

最终，与采用传统板上SCP的前期方案相比，采用SiP封装在4266MT/s时的写入眼图张开宽度最大提升了20%。仿真结果表明，若对性能有较高要求，即使片外PCB环境相对较差，也可利用SiP来提升SI性能。此外，数据速率越高，SI性能差距越大；这些结果最终可为数据速率高于LPDDR4的LPDDR5和DDR5提供参考依据。

B. PI分析

图7展示了传统板上SCP和SiP平台的整体环境。为提升SiP系统级PDN的性能，可采用芯片级、封装级和板级解决方案。其中，由于SiP中离散式DRAM位于封装基板顶部，板级解决方案（采用PCB底部表面贴装技术（SMT）去耦电容）的空间有限，因此需要封装级PDN解决方案。

图7. 整体环境设置（a）板上SCP （b）SiP

从VDDQ（DDR IO）电源平面的PI角度，分析了封装的去耦电容布局。虽然缩短SI通道具有诸多优势，但会导致SiP中的VDDQ从板上电压调节模块（VRM）到封装基板的路径更长且更窄。板上的外部DRAM拥有更广阔的空间，可配置多种底部去耦电容。相反，SiP中的VDDQ需要与其他平面共享封装内部及下方的空间，因此需进行精细设计。

在DRAM传输过程中，影响收发端（Rx和Tx）数据位传输质量的因素众多，其中同步开关噪声（SSN）的产生受PDN性能的直接影响最大。因此，有必要分析SSN的变化，并通过PI增强评估读取场景眼图张开宽度所体现的整体性能提升效果。

在封装级PDN解决方案中，去耦电容是抑制电源纹波、电压降和SSN的典型方法；位于封装底部的焊盘侧电容器（LSC）和顶部SMT电容均可作为有效解决方案。LSC的优势在于到DRAM的VDDQ焊球的路径更短，但受封装焊球尺寸限制，其尺寸和容量较小；而顶部SMT去耦电容的路径较长，但尺寸和容量选择更为多样。因此，需选择最高效的封装去耦电容应用方案。通过在频域和时域中改变去耦电容的布局位置、数量和容量，分析了最优的封装电容解决方案。

首先，在频域中对100nF LSC去耦电容的数量进行了扫描。如图8所示，在封装基板底部相同位置添加容量相同的两个以上去耦电容后，阻抗峰值并未继续下降，而是在某一时刻达到饱和。同时，在时域仿真中，随着去耦电容数量的增加，SSN并未成比例下降，与频域分析结果一致。

图8. 增加LSC去耦电容数量后的频域和时域仿真结果

在封装底部相同位置添加相同容量的去耦电容时，其效果逐渐减弱。从成本效益角度评估去耦电容数量，在每个离散式DRAM上仅添加一个100nF LSC去耦电容的方案具有最高的性价比。

其次，如表3所示，考虑了多种去耦电容布局组合，包括不同的位置、容量和数量。图9（a）展示了各案例在频域中的封装-板级自阻抗曲线；图9（b）展示了时域瞬态仿真中的SSN噪声。

图9（a）不同组合在频域中的封装-板级自阻抗曲线（b）DRAM侧的VDDQ同步开关噪声：频域中的峰值阻抗（Zpeak）越低，同步开关噪声越小，时域仿真结果与频域仿真结果具有相关性。

表3. 封装级PI增强效果分析结果

图9（a）展示了基于去耦电容参数、位置和数量的峰值自阻抗变化。如图9（a）和（b）所示，在使用相同数量去耦电容的情况下，与相同条件下的顶部SMT去耦电容相比，LSC在降低峰值阻抗、抑制SSN和减少电感方面效果更显著。然而，如前所述，LSC存在空间限制，且采用相同布局和容量的去耦电容对提升电源完整性的效果有限。此外，不同容量组合的去耦电容布局有助于降低SSN并通过减小峰峰值电压来提高平均电压。表3列出了在VDDQ电源平面添加封装去耦电容后的PI增强效果。与其尽可能增加去耦电容的数量，不如在位置和容量方面采用多种组合，更能有效降低SSN噪声。若由于成本和空间限制，需将每个DRAM的去耦电容总数控制在两个以内，则在顶部和底部分别配置一个1μF和100nF去耦电容是最优布局方案。随着SSN噪声的降低，眼图张开宽度略有提升（0.66%）；最终，在4266MT/s的读取场景中，与板上SCP（69.93%）相比，性能提升了6.3%。

热分析

为分析热性能，不仅需要考虑单个组件的热特性，还需对整个系统进行分析。在系统级散热分析中，需将热管、SoC和DRAM等整个环境作为一个整体进行评估。随着显示器分辨率的提高以及采用神经网络处理器（NPU）的图像质量改进算法的加入，D-TV处理器的总功耗也在增加，因此合理的热管理变得至关重要。

与移动应用处理器相比，D-TV SoC的瞬态可变功耗较低，但即使在更稳定的工作状态下，总功耗仍超过15W。这种高功耗是汽车电子等消费类电子应用中D-TV处理器不采用叠层封装（PoP）型片外存储器的关键原因。通常，离散式DRAM的工作温度范围最高可达85°C（汽车用DRAM为95°C），而采用PoP DRAM的堆叠结构会加速温度升高。同样，即使选择热问题较PoP型更少的并排式SiP结构作为先进封装方案，仍需考虑SoC-DRAM配置的热特性。无论如何，SoC与DRAM之间需保证一定的温度差。

首先，在分析热特性后，测量了在SoC满负载功耗场景和4266MT/s数据速率下SoC和DRAM的总功耗。同时，建立了系统级散热仿真模型，对比了板上SCP和SiP两种情况。主要关注采用SiP时是否需要额外的热解决方案（这会削弱成本竞争力）。由于两个热源之间的距离缩短，可能导致温度飙升，进而引发意外的正反馈——SoC的泄漏功率增加，进一步推动温度上升。随着芯片与DRAM之间距离的缩短，SI性能会因间距减小而提升，但表面温度会因热耦合而升高。这体现了SI性能与散热之间的权衡关系。

如图10（a）所示，SiP的温度分布图较SCP更差。与SCP相比，SiP的SoC表面温度升高了1.1°C，DRAM的最高温度升高了2.2°C。持续将热仿真结果调整至布局功率图中，图10（b）展示了两种封装的散热情况。两种封装的芯片顶点温度差为2.6°C，泄漏功率差为0.11W，均满足内部目标，无需改变现有的热解决方案。

图10. 两种封装的热仿真结果（a）系统散热情况（b）布局功率图

结论

全面分析了SoC-DRAM配置中两种封装结构的协同SIPI性能和散热情况。提出将SiP作为D-TV芯片的先进封装方案，其SI性能可显著提升20%。同时，为确保整体性能提升，还需考虑通过增加封装去耦电容来增强PI性能，并进行热性能分析。仅针对LPDDR4进行了研究，但所得结果和结论可推广至LPDDR5和DDR5等其他存储器应用。

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