FPGA篇---FPGA中的引脚约束文件与赋值-平芜编程栈

引脚约束文件：

我们用一个生活中“对号入座”的例子，来循序渐进地讲清楚引脚约束文件。你可以把它理解成给芯片的每条“腿”分配具体任务，并规定好工作电压的说明书。

第一步：为什么需要它？（解决“谁是谁”的问题）

你写的 Verilog 代码里有一个端口叫clk，但 FPGA 芯片实物上有几百个引脚，芯片自己并不知道clk应该焊在电路的哪个位置。

引脚约束文件，就是告诉 Vivado 这个对应关系：

你代码里的名字clk<——>芯片物理引脚编号E3

没这个文件，Vivado 会随机分配引脚，结果就是：你板子上的按键可能控制了你代码里的 LED，完全对不上。

第二步：文件是什么？（XDC 文件）

对于 Xilinx 的 Vivado，这就是个.xdc文件（Xilinx Design Constraints）。里面每一行就是一条“命令”，用的是 Tcl 语言的格式。

第三步：从易到难学语法

第一级：最最基础——指定引脚位置

这是你最先要用到的，把代码里的端口和芯片的物理引脚绑在一起。

# 把代码里叫 clk 的端口，绑定到芯片的 E3 号引脚 set_property PACKAGE_PIN E3 [get_ports clk]

通俗解释：给我把 “clk这个端口” 的 “芯片封装引脚” 属性，设置为 “E3”。

第二级：同样重要的——指定电平标准

每个引脚所在的“电压区域”不同，必须告诉工具它用多大电压，否则可能烧坏芯片或无法工作。

# 告诉工具，clk 这个引脚工作在 3.3V 的 LVCMOS 标准下 set_property IOSTANDARD LVCMOS33 [get_ports clk]

通俗解释：LVCMOS33就是 3.3V 的逻辑电平。如果是 2.5V 就用LVCMOS25，1.8V 就用LVCMOS18。

第三级：进阶——一次约束多个引脚（总线）

如果你的端口是一条总线，比如data[7:0]，不需要写 8 行，用通配符就能搞定。

# 把 data 总线的 0 到 7 位，依次绑定到 D0 到 D7 引脚 set_property PACKAGE_PIN D0 [get_ports {data[0]}] set_property PACKAGE_PIN D1 [get_ports {data[1]}] # ... 写到 D7 set_property IOSTANDARD LVCMOS33 [get_ports data*]

技巧：[get_ports data*]这种带星号的写法，可以匹配所有以data开头的端口，设置电压时很方便。

第四级：给开始写时序约束预备——创建时钟

严格来说这不属于引脚约束，但它也写在 XDC 文件里，是时序约束的起点。从这一步开始，你就从“搭好电路”迈向“跑快电路”了。

# 定义一个时钟：接在 clk 端口上，频率 100MHz create_clock -period 10.000 -name sys_clk [get_ports clk]

解释：周期10.000纳秒就是 100MHz。这里用get_ports指定此时钟连在哪个端口，而不是用get_pins。

Mermaid 总结框图

下面的框图总结了从想法到文件语法，再到工具执行的全过程。

通过这个由浅入深的过程，你就知道.xdc文件先是解决了最基本的“谁在哪、用多大电压”问题，然后才开始定义“时钟跑多快”，引导 Vivado 去实现一个物理上正确、时序上达标的实际电路。

阻塞赋值与非阻塞赋值：

我们用生活中“接力赛”和“拍照”的例子，来通俗地讲清楚 Verilog 里最容易混淆的两个概念：阻塞赋值和非阻塞赋值。

核心概念：一句话区分

在always语句块里，对同一个变量赋新值，是立刻生效，还是等会儿一起生效？这就是两者的根本区别。

阻塞赋值：=。立刻生效，堵住后面。就像接力赛，你必须等我跑完把棒交到你手里，你才能跑。在它完成前，同一块里的下一条语句只能干等着。
非阻塞赋值：<=。同步更新，同时生效。就像定时拍照，10秒后快门一响，所有人的姿势在同一瞬间定格。在这期间，大家可以同时摆姿势。

从易到难，步步深入

我们用一个“初始值a=1, b=2，经过某个操作后看结果”的场景，来感受它们的区别。

第一级：阻塞赋值 =（接力赛，有先后）

always @(posedge clk) begin a = a + 1; // 先用a的旧值(1)算出新值(2)，立刻把a变成2 b = a + 1; // 上面已经改完，a现在是2，算出新值(3)，b变成3 end

结果：一个时钟后，a=2, b=3。a先变，b再用a的新值计算，顺序完全受语句书写顺序影响。

第二级：非阻塞赋值 <=（拍照，同时变）

always @(posedge clk) begin a <= a + 1; // 计划把a变成2 b <= a + 1; // 计划用a的旧值(1)算出2，把b变成2 end // 时钟沿结束，a和b同时更新

结果：一个时钟后，a=2, b=2。所有右边的计算都基于进入时刻的旧值，所有赋值在最后同时发生，与书写顺序无关。

第三级：组合逻辑与时序逻辑

组合逻辑(always @(*))：赋值必须用=。因为组合逻辑没有时钟，需要实时响应并立刻输出。
时序逻辑(always @(posedge clk))：赋值必须用<=。因为触发器需要在时钟沿统一更新，才能正确模拟硬件行为。

黄金法则：不要在同一个always块里混用=和<=。

第四级：为什么非阻塞赋值如此重要

它解决了多触发器串联时的模拟问题。比如一个简单的移位寄存器：

always @(posedge clk) begin q1 <= d; // 输入数据 q2 <= q1; // 逻辑上将上一级输出连到本级输入 end

用非阻塞赋值<=，它在硬件上就能正确对应两个触发器首尾相连。q2拿到的一定是q1在时钟沿前的旧值，从而完成了数据的精确“右移一位”。

核心语法与推荐场景

赋值类型	符号	比喻	适用场景	关键特点
阻塞赋值	`=`	接力赛	`always @(*)`组合逻辑	立刻生效，顺序执行
非阻塞赋值	`<=`	定时拍照	`always @(posedge clk)`时序逻辑	同时生效，并发执行