1.6.7 数值比较器
数值比较器用于比较输入的两个二进制数的大小。这两个二进制数或同为无符号数或同为有符号数，输入为无符号数的称为无符号数比较器，输入为有符号数的称为有符号数比较器，输出信号可以有一个或多个，用于表达“小于”、“小于或等于”、“等于”、“大于或等于”或“大于”。有的数值比较器还提供比较输入，用于多个级联。
图1-80所示是一个4位数值比较器，它既有比较输入又有比较输出。
表1-24是它的真值表。
从表1-24中可以看出，在级联模式下，当本级输入的A和B相等时，才考虑比较输入的值，因此，作为最后输出的那一级应该是数据的高位。图1-81所示是将两个4位数值比较器级联为一个8位比较器的电路。
1.7 锁存器
前面介绍的组合逻辑的输出只与当前的输入值有关，换句话说，它们没有记忆能力。而锁存器和触发器则能够记忆输入值。锁存器在FPGA中几乎没有应用，本节仅简单介绍SR锁存器和D锁存器。
1.7.1 SR锁存器
考虑图1-82所示的电路。假定初始状态下R=0，S=0，Q=0，则Q必然为1。如果S和R发生变化，波形将如图1-83所示。
图1-83中没有画出S和R同时为高的情况（此时Q和Q均输出为低），如果不考虑这种情况，可以看到，S（意为Set）上升为高时，会使得Q输出为高，但当S下降为低时，Q继续保持为高；当R（意为Reset）上升为高时，会使得Q输出为低，但当R下降为低时，Q继续保持为低。总的来说，在S和R变得同为低时，Q的状态会保持前一时刻的状态，可能是高，也可能是低。SR锁存器也可简化为如图1-84所示符号。
有时电路中并不需要Q输出，也可以不画出。表1-25是SR锁存器的真值表，表中Qk和Qk-1分别表示条件发生之前的状态和条件发生之后的状态。
1.7.2 D锁存器
考虑如图1-85所示的电路。当En为高时，S=D，R=D，无论D为何值，Q输出与D一致，而当En为低时，S=R=0，Q将保持En变低之前的值，此时无论D怎样变化，Q都会保持不变，即Q锁存了En变低之前的D值。
D锁存器可简化为如图1-86所示符号。
图1-87是D锁存器的典型工作波形。
表1-26所示是D锁存器的真值表。
在CMOS电路中，D锁存器还可以由传输门和非门更简单地构成，如图1-88所示。在En为高时，G1开通，G2关断，经过两
个非门，Q和Q随D变化而变化；当En为低时，G1关断，G2开通，两个非门构成反馈环，保持当前的状
