【FPGA】高云FPGA PLL锁相环IP核实战：从配置到多时钟域系统验证-平芜编程栈

1. 高云FPGA PLL锁相环IP核入门指南

第一次接触高云FPGA的PLL_ADV IP核时，我完全被它强大的时钟管理能力震撼到了。简单来说，这个IP核就像是个智能时钟分发器，能把一个输入时钟变成多个不同频率的时钟信号。在实际项目中，我们经常需要同时控制多个模块，每个模块可能需要不同频率的时钟信号，这时候PLL就派上大用场了。

高云FPGA的PLL_ADV IP核支持多种时钟输出配置，频率范围从几MHz到几百MHz都能覆盖。我用的是小梅哥ACG525开发板，主芯片是GW5A-LV25-UG324C2，板载50MHz晶振作为时钟源。通过PLL_ADV IP核，我可以轻松生成10MHz、25MHz、75MHz和100MHz四个不同的时钟信号，满足各种外设的时钟需求。

相比直接使用分频器，PLL有几个明显优势：首先，它输出的时钟信号抖动小、稳定性高；其次，它可以实现非整数倍的分频和倍频；最重要的是，PLL输出的各个时钟相位关系是固定的，这对多时钟域系统的同步非常重要。

2. 创建工程与PLL_ADV IP核配置

2.1 开发环境搭建

我使用的是高云V1.99版本的开发工具链，这个版本对GW5A系列芯片支持很完善。安装过程很简单，基本就是一路"下一步"，但要注意安装路径不要有中文或空格。安装完成后，建议把Modelsim仿真工具也配置好，后面仿真时会用到。

新建工程时，芯片型号一定要选对，我们用的是GW5A-LV25UG324C2。工程建好后，在左侧的IP核管理器里搜索"PLL"，就能找到PLL_ADV IP核。双击它，会弹出配置界面，这里有几个关键参数需要注意：

IP核名称：建议取个有意义的名称，比如"my_pll"
输入时钟频率：根据板子上的晶振填写，ACG525是50MHz
参考时钟源：选择外部晶振输入
时钟容差：一般保持默认即可

2.2 多路时钟输出配置

在"Output Clocks"标签页，我们可以配置最多5路时钟输出。以我们的需求为例：

第一路时钟：输出10MHz
- 选择"Enable"激活该路输出
- Clock Type选"Normal"
- 在Desired Output Frequency输入10
- Phase保持0度不变
第二路时钟：输出25MHz
- 同样先Enable
- 输入25作为目标频率
- 其他参数保持默认
第三路时钟：输出75MHz
- 这个频率是输入时钟的1.5倍，需要PLL的倍频功能
- 输入75后，工具会自动计算分频系数
第四路时钟：输出100MHz
- 这是输入时钟的2倍频
- 同样直接输入100即可

配置完成后，点击"Calculate"按钮，工具会自动计算PLL的分频/倍频参数。如果配置可行，会显示"Calculation Success"；如果有问题，会提示错误原因，比如目标频率超出范围等。

3. IP核实例化与Verilog代码实现

3.1 顶层模块设计

配置好IP核后，工具会自动生成一个.v文件，里面包含了PLL模块的声明。我们需要在顶层模块中实例化它。下面是我使用的代码框架：

module clock_test( input clk_in_50m, output clk_out_10m, output clk_out_25m, output clk_out_75m, output clk_out_100m ); my_pll pll_inst( .clkin(clk_in_50m), .clkout0(clk_out_10m), .clkout1(clk_out_25m), .clkout2(clk_out_75m), .clkout3(clk_out_100m), .lock() // 这个信号表示PLL是否锁定，可选 ); endmodule

这里有几个细节需要注意：

输入时钟信号clk_in_50m必须连接到板子的晶振输入引脚
各输出时钟信号可以自由命名，但顺序要和IP核配置一致
lock信号是可选的，可以用来监测PLL是否稳定工作

3.2 时钟域交叉处理

在多时钟域系统中，最大的挑战是不同时钟域之间的信号传输。比如，当信号从75MHz时钟域传到10MHz时钟域时，如果不做特殊处理，很可能会产生亚稳态问题。我常用的解决方案是双触发器同步：

reg signal_from_fast_domain; reg sync_reg0, sync_reg1; always @(posedge clk_out_10m) begin sync_reg0 <= signal_from_fast_domain; sync_reg1 <= sync_reg0; end

这样，signal_from_fast_domain信号就能安全地从75MHz时钟域传递到10MHz时钟域。虽然会引入2个时钟周期的延迟，但保证了信号的稳定性。

4. 功能仿真与时序验证

4.1 Modelsim仿真环境搭建

仿真环节非常重要，能帮我们在烧录前发现问题。我习惯用Modelsim进行仿真，需要准备以下文件：

顶层模块的Verilog文件
IP核生成的.v文件
测试激励文件(testbench)

首先创建一个新的Modelsim工程，把上述文件都添加进去。特别注意要把高云FPGA的仿真库也加进来，这个库在高云安装目录下的simlib文件夹里。

4.2 测试激励编写

下面是一个简单的测试激励示例：

`timescale 1ns / 1ps module clock_test_tb(); reg sys_clk; wire clk_out_10, clk_out_25, clk_out_75, clk_out_100; clock_test uut( .clk_in_50m(sys_clk), .clk_out_10m(clk_out_10), .clk_out_25m(clk_out_25), .clk_out_75m(clk_out_75), .clk_out_100m(clk_out_100) ); initial begin sys_clk = 0; #1000; // 仿真运行1us $stop; end always #10 sys_clk = ~sys_clk; // 生成50MHz时钟 endmodule

运行仿真后，可以在波形窗口观察各时钟信号的频率和相位关系。特别要检查：

各时钟频率是否正确
时钟信号是否干净无毛刺
PLL的lock信号是否正常拉高

4.3 时序约束与验证

对于高速时钟，还需要添加时序约束。在高云开发工具中，可以创建一个.sdc文件，添加如下约束：

create_clock -name clk_in_50m -period 20 [get_ports clk_in_50m] derive_pll_clocks

布局布线后，一定要进行时序分析，确保没有建立时间(setup time)或保持时间(hold time)违规。如果发现时序问题，可能需要调整PLL的相位或优化布局约束。

5. 硬件实现与调试技巧

5.1 引脚分配与约束文件

在ACG525开发板上，我们需要把时钟信号分配到具体的引脚上。高云工具支持通过GUI或直接编辑约束文件的方式进行引脚分配。我更喜欢后者，因为更灵活且易于版本控制。

创建一个.ucf文件，内容大致如下：

IO_LOC "clk_in_50m" T9; IO_PORT "clk_in_50m" PULL_MODE=NONE BANK_VCCIO=3.3; IO_LOC "clk_out_10m" C18; IO_PORT "clk_out_10m" PULL_MODE=NONE DRIVE=8 BANK_VCCIO=3.3; IO_LOC "clk_out_25m" F14; IO_PORT "clk_out_25m" PULL_MODE=NONE DRIVE=8 BANK_VCCIO=3.3; IO_LOC "clk_out_75m" G14; IO_PORT "clk_out_75m" PULL_MODE=NONE DRIVE=8 BANK_VCCIO=3.3; IO_LOC "clk_out_100m" C17; IO_PORT "clk_out_100m" PULL_MODE=NONE DRIVE=8 BANK_VCCIO=3.3;

注意：