Verilog状态机设计：Moore与Mealy类型详解及三段式编码实践

1. 项目概述：从“状态”说起

在数字电路设计的核心地带，Verilog 状态机（Finite State Machine, FSM）扮演着“大脑”的角色。它根据当前状态和输入信号，决定下一个状态和输出信号，从而控制整个系统的行为流。无论是设计一个简单的按键消抖模块，还是构建一个复杂的通信协议控制器，状态机都是实现确定性和时序逻辑的基石。然而，对于许多初学者甚至有一定经验的工程师来说，面对 Verilog 状态机时，一个最基础也最令人困惑的问题就是：状态机到底有几种类型？我该用哪一种？

这个问题看似简单，背后却牵扯到编码风格、电路综合结果、可维护性以及设计意图的清晰表达。在项目实践中，我见过太多因为状态机类型选择不当或编码混乱导致的 bug：时序不收敛、仿真与实现结果不一致、代码难以调试和维护。因此，深入理解 Verilog 状态机的类型，不仅仅是掌握语法，更是掌握一种高效、可靠的设计哲学。

本文将彻底拆解 Verilog 状态机的两大经典类型——Moore 型和Mealy 型，并深入探讨它们在实际编码中的三种常见风格：一段式、两段式和三段式。我们会从最底层的电路结构出发，解释它们的行为差异，然后用大量可复现的代码示例，展示如何用 Verilog 实现它们，并分析每种风格的优缺点和适用场景。最后，我会分享一些从实际项目踩坑中总结出来的选择原则和调试技巧。无论你是正在学习数字逻辑的学生，还是需要优化 RTL 代码的工程师，这篇文章都将为你提供一个清晰、实用、可直接“抄作业”的指南。

2. 核心理论：Moore 与 Mealy，本质区别在哪？

要理解状态机的类型，必须回到它们最原始的定义上。Moore 和 Mealy 是两种最经典的有限状态机模型，它们的根本区别在于输出信号的产生逻辑。

2.1 Moore 型状态机：输出是状态的“勋章”

在 Moore 型状态机中，输出仅由当前状态决定。你可以把每个状态想象成一个独立的“房间”，每个“房间”里都固定摆放着一些标志物（输出）。无论你是通过哪扇门（输入）进入这个房间的，你看到的标志物都是一样的。

电路结构特征：

• 输出逻辑：输出是当前状态寄存器值的组合逻辑函数。输出逻辑的输入只有状态寄存器。
• 时序特性：由于输出依赖于当前状态，而当前状态是在时钟边沿更新的，因此Moore 机的输出变化总是同步于时钟。输出会在状态改变后的下一个时钟周期生效，并且在一个完整的时钟周期内保持稳定（除非状态再次改变）。这带来了更好的时序特性，输出没有毛刺（相对于状态和时钟而言）。

一个生活化的类比：交通信号灯。 假设一个简单的十字路口红绿灯，其状态为RED、GREEN、YELLOW。RED状态对应的输出是“红灯亮，绿灯灭，黄灯灭”。这个输出只取决于当前是否处于RED状态，与是否有车辆等待（输入）无关。这就是典型的 Moore 机行为。

2.2 Mealy 型状态机：输出是状态与输入的“即时反应”

在 Mealy 型状态机中，输出由当前状态和当前输入共同决定。这好比一个自动门，它的状态可能是IDLE（空闲）或OPENING（正在打开）。但“门是否正在运动”（输出）不仅取决于它处于OPENING状态，还取决于“是否有障碍物”（输入）。即使状态是OPENING，如果检测到障碍物（输入变化），输出（电机停转）也可能立即改变。

电路结构特征：

• 输出逻辑：输出是当前状态寄存器值和当前输入信号的组合逻辑函数。
• 时序特性：由于输出直接依赖于输入，Mealy 机的输出可能异步于时钟变化。只要输入信号发生变化，即使没有时钟沿，输出也可能立即改变。这意味着输出可能比 Moore 机早一个时钟周期变化，但对输入噪声更敏感，容易产生毛刺。

一个生活化的类比：电梯楼层按钮。 电梯的状态包括MOVING_UP,STOPPED等。当电梯处于MOVING_UP状态时，输出“上行指示灯亮”。但如果此时有人按了紧急停止按钮（输入），输出（指示灯和电机）可能会立即改变，而不必等到下一个时钟周期电梯状态变为STOPPED。这种对输入的即时响应是 Mealy 机的特点。

对比总结表：

特性	Moore 型状态机	Mealy 型状态机
输出决定因素	仅当前状态	当前状态 + 当前输入
输出时序	同步于时钟。在状态改变后的下一个时钟周期更新。	可能异步于时钟。输入改变即可导致输出改变。
响应速度	较慢。输出变化比输入晚至少一个时钟周期。	较快。输出可对输入做出即时反应。
电路复杂度	通常输出逻辑更简单（仅与状态有关）。	输出逻辑可能更复杂（与状态和输入有关）。
对毛刺敏感性	较低。输出仅由同步的状态寄存器驱动。	较高。输入信号的毛刺会直接传递到输出。
状态数	为实现相同功能，可能需要更多的状态。	通常可以用更少的状态实现相同功能。

实操心得：选择 Moore 还是 Mealy，首先取决于功能需求。如果输出严格对应于一个“阶段”或“模式”，与具体触发条件无关，用 Moore。如果需要根据输入立即做出反馈或控制，用 Mealy。在高速或对时序要求严格的系统中，Moore 机的同步输出特性更受青睐，因为它能带来更稳定的时序。而在需要快速响应的控制环节，Mealy 机更有优势。

3. Verilog 编码风格：一段式、两段式与三段式

理解了 Moore 和 Mealy 的理论模型后，我们需要在 Verilog 中实现它们。这里就引出了三种经典的编码风格（或称描述风格）。它们与 Moore/Mealy 类型是正交的概念，即任何一种编码风格都可以用来实现 Moore 机或 Mealy 机，但不同风格在可读性、可综合性和可维护性上差异巨大。

3.1 一段式状态机（Single Always Block FSM）

顾名思义，整个状态机的状态转移逻辑和输出逻辑都写在一个always块（通常是always @(posedge clk)）中。

module fsm_one_segment ( input wire clk, input wire rst_n, input wire condition, output reg out1, output reg out2 ); // 状态定义 parameter S_IDLE = 2'b00; parameter S_WORK = 2'b01; parameter S_DONE = 2'b10; reg [1:0] current_state, next_state; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin current_state <= S_IDLE; out1 <= 1'b0; out2 <= 1'b0; end else begin current_state <= next_state; // 状态寄存器更新 // 状态转移与输出逻辑混杂在一起 case (current_state) S_IDLE: begin out1 <= 1'b0; out2 <= 1'b0; if (condition) begin next_state <= S_WORK; end else begin next_state <= S_IDLE; end end S_WORK: begin out1 <= 1'b1; // 输出可能依赖于状态（Moore）或状态+输入（Mealy） // 这里 out2 的逻辑如果需要用到输入，就是 Mealy 风格 out2 <= condition ? 1'b1 : 1'b0; // 这是一个 Mealy 输出！ // 状态转移逻辑 next_state <= S_DONE; // 假设工作一个周期就完成 end S_DONE: begin out1 <= 1'b0; out2 <= 1'b0; next_state <= S_IDLE; end default: begin out1 <= 1'b0; out2 <= 1'b0; next_state <= S_IDLE; end endcase end end // 注意：next_state 的赋值在 always 块内，但它的值用于下一个时钟周期更新 current_state // 这种写法将组合逻辑（状态转移判断和输出生成）和时序逻辑（状态寄存器更新）混在一起， // 综合工具通常能处理，但逻辑层次不清晰。 endmodule

特点与评价：

• 优点：代码紧凑，所有逻辑一目了然（在一个地方）。
• 缺点：
  1. 可读性差：状态转移、输出生成、寄存器更新纠缠在一起，逻辑复杂时难以阅读和维护。
  2. 不利于综合与优化：组合逻辑和时序逻辑混合，可能妨碍综合工具进行最优的时序和面积优化。
  3. 难以区分 Moore/Mealy：输出逻辑写在状态转移的case语句里，容易无意中引入对输入的依赖（变成 Mealy），且不易察觉。
  4. 仿真与综合可能不一致：由于编码风格随意，更容易产生锁存器（Latch）或非预期的优先级逻辑。

注意事项：一段式风格在小型、简单的状态机中或许可行，但在严肃的工程设计中强烈不推荐。它被认为是糟糕的 RTL 编码实践，是许多难以调试的错误的根源。

3.2 两段式状态机（Two Always Block FSM）

两段式风格是业界广泛接受和推荐的写法。它将状态机的逻辑清晰地分为两部分：

• 第一个 always 块（时序逻辑）：负责状态寄存器的更新 (current_state <= next_state)。
• 第二个 always 块（组合逻辑）：负责根据current_state和输入信号，计算next_state和输出信号。

module fsm_two_segment_moore ( input wire clk, input wire rst_n, input wire start, input wire done_signal, output reg data_valid, output reg [3:0] data_out ); // 状态定义 parameter S_IDLE = 3'b001; parameter S_FETCH = 3'b010; parameter S_PROC = 3'b100; // 使用独热码（One-Hot）编码，综合结果通常更好 reg [2:0] current_state, next_state; // 时序逻辑部分：状态寄存器 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin current_state <= S_IDLE; end else begin current_state <= next_state; end end // 组合逻辑部分：次态逻辑 + 输出逻辑 always @(*) begin // 敏感列表使用 @(*)，避免遗漏 // 默认赋值，避免生成锁存器（Latch） next_state = current_state; data_valid = 1'b0; data_out = 4'b0; case (current_state) S_IDLE: begin data_valid = 1'b0; if (start) begin next_state = S_FETCH; end end S_FETCH: begin data_valid = 1'b0; // 假设获取数据需要一些条件，这里简化 next_state = S_PROC; end S_PROC: begin data_valid = 1'b1; // 只有在 PROC 状态才输出有效数据 data_out = 4'hA; // 示例输出 if (done_signal) begin next_state = S_IDLE; end end default: begin next_state = S_IDLE; end endcase end endmodule

特点与评价：

• 优点：
  1. 结构清晰：时序和组合逻辑分离，符合同步设计思想。
  2. 易于理解和维护：状态转移和输出逻辑在一个组合 always 块中，关系明确。
  3. 综合结果可控：工具能清晰地区分寄存器和组合逻辑，便于进行约束和优化。
  4. 易于实现 Moore 机：输出逻辑只看到current_state，自然就是 Moore 型。
• 缺点：
  1. 实现纯 Mealy 机稍显别扭：如果输出严格依赖于输入，需要在case的每个分支里根据输入判断输出，代码可能冗余。但完全可以实现。
  2. 组合逻辑输出可能产生毛刺：输出是组合逻辑，如果current_state或相关输入信号变化，输出可能产生毛刺。这对于驱动某些异步电路（如芯片外部信号）可能是问题。

两段式实现 Mealy 机的示例片段：

always @(*) begin next_state = current_state; out_signal = 1'b0; // 默认输出 case (current_state) S_WAIT: begin // Mealy 输出：在 WAIT 状态时，如果 input_ready 为高，立即拉高 out_signal out_signal = input_ready ? 1'b1 : 1'b0; if (input_ready) begin next_state = S_ACTIVE; end end // ... 其他状态 endcase end

3.3 三段式状态机（Three Always Block FSM）

三段式风格是两段式的进一步优化，它将输出逻辑也单独分离出来，形成三个 always 块：

1. 时序逻辑块：更新状态寄存器 (current_state <= next_state)。
2. 组合逻辑块：仅计算次态 (next_state = f(current_state, inputs))。
3. 输出逻辑块：计算输出。这个块可以是时序的（寄存器输出）也可以是组合的，通常推荐使用时序输出以避免毛刺。

module fsm_three_segment ( input wire clk, input wire rst_n, input wire a, input wire b, output reg y ); parameter S0 = 2'b00; parameter S1 = 2'b01; parameter S2 = 2'b10; reg [1:0] current_state, next_state; // 第一段：状态寄存器时序逻辑 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin current_state <= S0; end else begin current_state <= next_state; end end // 第二段：次态组合逻辑（只计算 next_state） always @(*) begin next_state = current_state; // 默认保持状态 case (current_state) S0: if (a) next_state = S1; S1: if (b) next_state = S2; else if (!a) next_state = S0; S2: next_state = S0; default: next_state = S0; endcase end // 第三段：输出逻辑（这里用时序逻辑实现，为 Moore 型输出） always @(posedge clk or negedge rst_n) begin if (!rst_n) begin y <= 1'b0; end else begin case (current_state) // 注意，输出基于 current_state，是 Moore 型 S0: y <= 1'b0; S1: y <= 1'b1; S2: y <= 1'b0; default: y <= 1'b0; endcase end end // 如果要实现 Mealy 型输出，且希望是寄存器输出（避免毛刺），可以这样写： // always @(posedge clk or negedge rst_n) begin // if (!rst_n) begin // y <= 1'b0; // end else begin // case (current_state) // S0: y <= 1'b0; // S1: y <= (b) ? 1'b1 : 1'b0; // 输出依赖于输入 b，是 Mealy 逻辑 // S2: y <= 1'b0; // default: y <= 1'b0; // endcase // end // end endmodule

特点与评价：

• 优点：
  1. 结构最清晰：三个 always 块各司其职（状态存储、状态转移、输出生成），模块化程度高。
  2. 输出可灵活配置：输出逻辑可以轻松选择是组合逻辑（实现纯 Mealy）还是时序逻辑（实现同步 Moore 或同步 Mealy）。强烈推荐使用时序逻辑输出，它能将输出寄存器化，彻底消除毛刺，改善时序。
  3. 综合结果最优：清晰的划分让综合工具能进行最好的优化。时序逻辑输出尤其有利于满足输出端口的时序约束。
  4. 代码可维护性极佳：修改状态转移或输出逻辑时互不影响。
• 缺点：
  1. 代码量稍多：相比两段式，多了一个 always 块。
  2. 输出延迟：如果使用时序输出，输出会比状态变化晚一个时钟周期（但更稳定）。

实操心得：在绝大多数 ASIC 和 FPGA 设计项目中，三段式状态机（特别是输出寄存器化）是事实上的黄金标准。它完美地平衡了清晰度、可维护性、时序性能和可靠性。两段式是合格的备选，尤其适用于快速原型或输出本就是组合逻辑的场景。一段式应坚决避免。

4. 类型与风格的组合实践

现在，我们将 Moore/Mealy 类型与三段式风格结合，看看具体的实现差异。关键在于第三段输出逻辑。

4.1 三段式实现 Moore 型状态机

输出逻辑的敏感列表是current_state（如果是组合输出）或posedge clk（如果是时序输出）。输出表达式不直接包含输入信号。

// 第三段：Moore 型输出（时序逻辑输出，推荐） always @(posedge clk or negedge rst_n) begin if (!rst_n) begin out1 <= 1'b0; out2 <= 4'h0; end else begin case (current_state) S_IDLE: begin out1 <= 1'b0; out2 <= 4'h0; end S_RUN: begin out1 <= 1'b1; out2 <= 4'h5; end // 输出只与状态有关 S_STOP: begin out1 <= 1'b0; out2 <= 4'hA; end default:begin out1 <= 1'b0; out2 <= 4'h0; end endcase end end

4.2 三段式实现 Mealy 型状态机

输出逻辑的敏感列表需要包含current_state和相关的输入信号（如果是组合输出），或者是在时钟沿根据current_state和input计算输出（如果是时序输出）。输出表达式直接包含输入信号。

// 第三段：Mealy 型输出（时序逻辑输出，推荐） always @(posedge clk or negedge rst_n) begin if (!rst_n) begin out_valid <= 1'b0; out_data <= 8'h00; end else begin case (current_state) S_WAIT: begin // 在WAIT状态，如果收到数据(data_ready)，则下一个周期输出有效 // 注意：虽然输出在时钟沿赋值，但赋值内容由当前状态和当前输入决定，这是同步Mealy输出 out_valid <= data_ready; // 输出依赖于输入 data_ready out_data <= data_ready ? input_buffer : 8'h00; end S_SEND: begin out_valid <= 1'b1; out_data <= tx_data; end default: begin out_valid <= 1'b0; out_data <= 8'h00; end endcase end end // 注意：即使采用时序输出，其逻辑仍然体现了“输出由当前状态和当前输入共同决定”的Mealy特性。 // 它与Moore的区别在于，Moore的输出查找表只由状态索引，而Mealy的输出查找表由状态和输入共同索引。

关键理解：即使使用时序输出（寄存器输出），只要输出赋值语句的右值表达式中包含了输入信号，它本质上描述的就是 Mealy 机的行为。寄存器只是将输出延迟并同步了一个时钟周期，并没有改变其功能定义。

5. 状态编码风格的选择

除了状态机类型和描述风格，状态本身的编码方式也影响综合结果。常见的有二进制码（Binary）、格雷码（Gray Code）和独热码（One-Hot）。

• 二进制码：最节省触发器（Flip-Flop）。例如，4个状态只需2位 (2^2=4)。但状态转移时可能有多位同时变化（如从2'b01到2'b10），容易产生毛刺，功耗也可能更大。
• 格雷码：相邻状态间只有一位变化。能有效减少状态转移时的毛刺和开关活动，常用于异步 FIFO 的指针跨时钟域处理。编码效率与二进制码类似。
• 独热码：每个状态用一位表示，有且只有一位为1。N个状态需要N个触发器。例如，4个状态需要4位：S0=4‘b0001,S1=4‘b0010,S2=4‘b0100,S3=4‘b1000。其优点是状态译码逻辑简单（直接等于触发器输出），速度可能更快，特别适合 FPGA（因为 FPGA 内触发器资源丰富而组合逻辑资源相对珍贵）。缺点是占用资源多。

选择建议：

• FPGA设计：优先使用独热码。FPGA 的架构（丰富的触发器，基于查找表的组合逻辑）使得独热码的综合结果通常更优，时序更好。
• ASIC设计：状态数少时（如小于8），可用二进制码以节省面积。状态数多或对性能要求高时，也可考虑独热码。
• 跨时钟域：涉及状态信号需要同步到另一个时钟域时，使用格雷码可以极大降低亚稳态风险。

在 Verilog 中，通常用parameter或localparam定义状态编码：

// 独热码示例 localparam S_IDLE = 4'b0001; localparam S_START = 4'b0010; localparam S_DATA = 4'b0100; localparam S_STOP = 4'b1000; reg [3:0] current_state, next_state;

6. 常见问题与调试技巧实录

在实际项目中，状态机相关的 bug 层出不穷。以下是一些典型问题和我总结的排查技巧。

6.1 状态机无法跳出初始状态

现象：仿真或上电后，状态机一直停留在IDLE或复位状态。排查思路：

1. 检查条件判断：确保触发状态转移的输入信号在仿真中确实产生了预期的跳变。使用仿真工具查看波形，确认if (start),if (data_valid)等条件是否满足。
2. 检查默认赋值：在两段式或三段式的组合逻辑 always 块中，是否对next_state进行了默认赋值（next_state = current_state;）。如果没有，当case语句没有覆盖所有分支或条件都不满足时，next_state会保持原值（实际上会生成锁存器，行为异常）。
3. 检查敏感列表：在组合逻辑 always 块中，使用always @(*)或always @(current_state or input_a or input_b ...)确保所有读取的信号都在敏感列表中，避免仿真与综合不一致。
4. 检查复位逻辑：确认复位信号有效极性（高有效还是低有效）和复位值是否正确。current_state是否被正确复位到了S_IDLE。

6.2 输出出现毛刺（Glitch）

现象：仿真波形中，输出信号在非时钟沿出现短暂的脉冲。原因与解决：

1. 组合逻辑输出：这是最常见原因。两段式状态机中，如果输出在组合逻辑 always 块中产生，当current_state或相关输入变化时，由于路径延迟不同，输出可能产生毛刺。
   • 解决方案：改为三段式，并将输出逻辑改为时序逻辑（在时钟沿赋值）。这是最根本的解决方法。
2. 状态编码不当：使用二进制码，在状态跳变（如01->10）时，如果两位翻转不同步，译码输出可能产生毛刺。
   • 解决方案：换用独热码或格雷码。对于 FPGA，独热码是首选。
3. 输入信号异步：如果状态机的输入信号来自异步时钟域，且未做同步处理，其毛刺会直接传入状态机逻辑。
   • 解决方案：对异步输入信号进行至少两级寄存器同步（双触发器同步器）。

6.3 仿真与硬件行为不一致

现象：RTL 仿真完全正确，但烧录到 FPGA 或制成芯片后功能异常。排查思路：

1. 锁存器（Latch）推断：这是罪魁祸首之一。在组合逻辑 always 块中，如果if或case语句没有覆盖所有可能的分支，并且对某些变量未赋初值，综合工具就会推断出锁存器。锁存器对毛刺敏感，且时序难以分析。
   • 检查与解决：仔细检查所有组合逻辑 always 块。确保在块开始处对所有输出变量（如next_state,comb_output）进行默认赋值。确保case语句有default分支。
2. 时序违例（Timing Violation）：状态机运行频率过高，导致current_state到next_state的组合逻辑路径（即状态转移逻辑）建立时间（Setup Time）不满足。
   • 解决方案：降低时钟频率，或优化状态转移逻辑（减少组合逻辑层级），或插入流水线寄存器。使用静态时序分析（STA）工具查看关键路径。
3. 亚稳态（Metastability）：状态机的输入信号或异步复位信号未满足触发器的建立保持时间。
   • 解决方案：对异步输入同步，使用专用的复位同步电路。

6.4 状态机变得臃肿难以维护

现象：随着需求增加，状态数量爆炸，case语句变得极其冗长。优化技巧：

1. 状态化简：重新审视状态划分。是否有些状态可以合并？是否能用计数器（Counter）来代替一系列相似的状态？例如，一个等待 N 个周期的状态，可以用一个“等待”状态加一个计数器实现。
2. 层次化状态机：将大状态机拆分成几个小的、协同工作的子状态机。一个主状态机控制几个从状态机。
3. 使用define或package：将状态编码、输出值等常量定义在单独的文件中，提高可读性和可维护性。
4. 添加注释：在每个case分支详细注释该状态的功能和转移条件。

调试技巧：在 FPGA 调试中，我习惯将current_state信号引出到 LED 或虚拟 IO 上。通过观察 LED 的闪烁模式或在线读取状态值，可以快速定位状态机卡在了哪个状态，这比抓取大量内部信号要高效得多。另外，在关键状态转移处设置触发条件，使用逻辑分析仪（ILA）进行捕获，是定位复杂问题的利器。

7. 总结与个人经验体会

回顾 Verilog 状态机的类型与风格，其核心脉络是清晰分离时序与组合逻辑，并明确输出的依赖关系。

• Moore vs Mealy：根据功能需求选择。追求稳定、输出与“阶段”对应的用 Moore；需要快速响应输入变化的用 Mealy。在高速系统中，Moore 的同步输出更可靠。
• 一段式 vs 两段式 vs 三段式：无脑选择三段式。它将设计范式化，极大地减少了出错概率。输出逻辑用时序寄存器驱动，是消除毛刺、保证接口时序的黄金法则。
• 状态编码：FPGA 用独热码，ASIC 视情况而定，跨时钟域用格雷码。

在我多年的项目经历中，严格遵守“三段式+时序输出”的编码规范，几乎从未出现过因状态机设计本身导致的底层时序或功能问题。它像一份设计契约，让代码意图对工程师和综合工具都清晰可见。

最后分享一个小心得：在编写状态转移图时，我总会先用纸笔或绘图工具画出状态图，明确每个状态、转移条件和输出（标注是 Moore 还是 Mealy 输出）。这个“设计前置”的过程，能帮你理清思路，避免在编码时陷入逻辑混乱。画好图后，将其直接翻译成三段式 Verilog 代码，会非常顺畅。好的状态机设计，始于清晰的状态图，成于规范的三段式代码。