工业级PCB重构：gerber文件转成pcb文件核心要点-平芜编程栈

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当Gerber成为唯一信标：一个老工程师手记里的PCB逆向重建真相

去年冬天，我在某风电整机厂的备件车间第一次见到那块变流器控制板——边缘焦黑、焊点氧化、丝印模糊，但客户只递来一张U盘：“原始设计文件丢了，只有Gerber，能复刻吗？”

没有原理图，没有BOM，没有版本记录。只有几MB的.gbr、.drl和一份扫描模糊的《制造说明.pdf》。

那一刻我意识到：这不是一次简单的格式转换，而是一场在二维图像废墟上重建三维电气世界的精密考古。

Gerber不是图纸，是光刻指令集

很多人误以为Gerber是“PCB的截图”，其实它更像一套数控机床的G代码：每行都是对曝光头的精确指令——走直线（G01）、画圆弧（G02）、切换绘图单元（D10）、设定坐标精度（%FS L,4,4*）……它不关心哪个焊盘连着MCU的PA0，也不记得VDDA该接多宽的铜皮。它只说：“在这里画一个直径0.6mm的圆。”

这就决定了所有逆向工作的起点必须冷峻而清醒：
🔹Gerber没有网络→ 所有“哪根线连哪颗芯片”的判断，全是后补的推理；
🔹Gerber没有层叠定义→G2L到底是内层1还是内层2？得靠钻孔文件里通孔/盲孔的Z轴分布反推；
🔹Gerber没有单位自信→ 同一批文件里可能混着%MOIN（英寸）和%MOMM（毫米），一个没校准，整板尺寸偏移0.3mm，BGA就贴不上。

我们曾遇到过一个军工项目：Gerber层命名全为LAYER_A到LAYER_F，丝印文字被阻焊覆盖，连IC方向都难辨。最后靠的是——把GTL和GBL两层叠在一起，用OpenCV做轮廓交集，再比对典型BGA焊盘阵列的pitch与偏移角，才确认出顶层确实是信号层，而非电源平面。

所以，别急着打开Altium导入Gerber。先做三件事：
1. 用GC-Prevue逐层加载，检查%MO单位是否统一；
2. 用Excellon Viewer打开钻孔文件，数清楚PTH/VIA/Blind Via的数量与位置；
3. 把GKO（外形轮廓）和GM1（铣槽层）拖到同一视图，确认板边倒角、安装孔、散热缺口是否完整。

缺一层？停手。伪Gerber（比如导出成PNG再转成GBR）？直接拒收。这不是矫情，是避免在第7步才发现地平面被切成三块却无法合并。

网络不是画出来的，是“连”出来的

最常被低估的环节，是网表重建。

你以为只要把所有铜皮连起来就行？错。真正的难点在于：如何区分“本该连在一起”的铜皮，和“只是靠得太近被蚀刻连上了”的铜皮？

我们曾在一块工控主板上发现：GND铜皮被散热槽物理割裂成5块，但通过4个0.3mm过孔在底层重新桥接。如果只看单层，会误判为5个孤立地网络；如果跨层分析时漏掉一个过孔坐标，整条CAN总线的地回路就断了。

工业级做法是分四步走：

第一步：铜皮岛聚类
不用cv2.findContours粗暴提轮廓，而是先做形态学闭运算（cv2.morphologyEx），填平因Gerber导出压缩产生的微小断裂，再用Shapely的unary_union合并邻近铜皮——阈值设为0.005mm，对应IPC Class 2工艺公差。

第二步：过孔锚定跨层关系
每个过孔在钻孔文件里有(X,Y)和Size，但在Gerber里它是“空心圆”。必须用GTL层找铜环，GBL层找另一端铜环，再用GTS丝印框辅助验证是否为焊盘而非测试点。漏掉一个，整个网络拓扑就塌一角。

第三步：并查集建网
不是简单“谁挨着谁就算一家”。要加权：
- 焊盘中心到铜皮边缘距离 < 0.02mm → 高置信度连接；
- 过孔铜环完全落入某铜皮多边形内 → 强制桥接；
- 孤立铜皮无任何焊盘/过孔关联 → 标为NO_CONNECT，绝不强行归入GND。

第四步：命名要有“电路感”
别让软件随便起名NET_12345。我们用规则引擎：
- 靠近晶振的细长走线 →XTAL_IN/XTAL_OUT；
- 绕MCU一圈、宽度≥0.5mm的封闭铜皮 →GND；
- 从DC-DC芯片VIN引出、经多个电容滤波的 →PVCC_3V3；
- 所有未命名网络，留白待人工确认。

💡 实战秘籍：BGA底部焊盘极易漏检。解决方案是——导出GTL和GBL的焊盘中心坐标CSV，在Excel里用=SQRT((X1-X2)^2+(Y1-Y2)^2)算间距，小于0.8mm且位于BGA封装区域内者，大概率是同一Ball的上下贯通焊盘。

封装不是描图，是“读懂丝印的潜台词”

Gerber里的丝印（GTS/GBS）不是装饰。它是设计师留下的密码本。

一个△符号，意味着Pin 1；一段+标记，暗示极性电容正极；丝印框右下角的14x14mm，不是尺寸标注，是QFP器件体大小的硬约束；而GTL层上0.5mm pitch的焊盘阵列，配上GTS层里“1-100”数字排列，就能反推出这是标准IPC-7351-B的QFP100封装。

但陷阱也藏在这里：
🔸 QFN器件没有外露引脚，GTL焊盘就是全部。必须结合GKO外形轮廓+GTS丝印框，用最小外接矩形拟合，才能确定Exposed Pad尺寸；
🔸 连接器常把Pin 1标在侧面丝印上，而主丝印框是镜像的——不翻转坐标系，封装旋转90°，贴片机直接撞件；
🔸GTS文字高度若<30mil（0.76mm），OCR识别率暴跌，此时得手动标定前10个引脚，让工具学习字体特征。

我们自研了一个小脚本：输入GTL焊盘坐标集 +GTS文字坐标集，自动匹配最近邻，并按IPC标准生成.kicad_mod或.PcbLib。关键不是快，是可追溯——每个焊盘的Layer、Shape、Size、SolderMaskExpansion都带来源注释，比如// From GTL D12 aperture, size=0.45mm per CAM350 export log。

DRC不是终点，是制造能力的翻译器

很多工程师重构完就跑DRC，绿灯亮了就交付。结果PCB厂退回来说：“Annular Ring=0.12mm不满足我们的Min=0.15mm”。

问题不在你，而在你没把Gerber当“制造合同”读。

真正该做的，是把PCB厂的《能力手册》一页页拆解：
-Min Track Width=0.1mm→ 在AD里建Routing → Width规则，范围选All，最小值填0.1mm；
-Max Copper Weight=2oz→ 层叠管理器里把GND层厚度设为0.07mm（2oz≈70μm），否则SI仿真阻抗全错；
-Blind Via Aspect Ratio≤0.8→ 在Manufacturing → Hole Size里加约束，防止自动生成超限微孔。

更关键的是：DRC报错≠设计错误。
我们曾在一个HDI板上收到17处Clearance警告，实测间距是0.098mm。查原始Gerber的坐标精度（%FS L,4,4），发现这是0.100mm四舍五入的结果。于是手动添加Rule Override，并附注：// Confirmed OK per Gerber quantization error, IPC-2221B tolerance ±0.02mm。

这才是工业级闭环：不是让设计迁就软件，而是让规则忠实映射制造现实。