FPGA整数倍抽取：抗混叠滤波与多速率信号处理实战

1. 项目概述：为什么我们需要在FPGA里做信号抽取？

做无线通信或者数字信号处理的朋友，肯定都遇到过这样的场景：你的ADC（模数转换器）采样率飙得很高，比如几百兆甚至上G赫兹，数据像洪水一样涌进来。后面的算法兄弟，比如一个复杂的同步环路或者解调器，算力根本跟不上这个数据流的速度，实时性就成了大问题。这时候，一个很自然的想法就是：能不能先把数据流的速率降下来再处理？

答案是肯定的，而且这在工程上非常普遍。这就是多速率信号处理要解决的核心问题。想象一下，你要处理的无线电信号，其有效带宽可能就几十KHz到几MHz，但你为了满足奈奎斯特采样定理，防止高频噪声混叠，或者为了后续数字下变频的方便，ADC的采样率（Fs）往往设得远高于信号带宽的两倍。这中间就存在巨大的“数据冗余”。整数倍抽取，就是扔掉这些冗余数据、降低数据速率最直接有效的方法。简单说，就是每隔D-1个点，取一个点，形成一个新的、更慢的数据序列。

但这里有个关键陷阱，也是新手最容易栽跟头的地方：不能直接扔！直接扔点，在时域上看只是数据变稀疏了，但在频域上，会导致频谱周期延拓时发生严重的混叠（Aliasing），把高频的噪声和干扰都折叠到你的信号带宽里，信号直接就毁了。所以，抽取前必须加一个抗混叠滤波器，先把信号带宽以外的高频成分狠狠滤掉，确保抽取后的信号频谱是“干净”的。

这次，我就用一个实际的FPGA工程，带大家走一遍整数倍抽取的完整流程。我们从理论必要性聊起，然后看仿真波形验证，最后把关键的Verilog代码掰开揉碎讲清楚。你会发现，用FPGA实现这个功能，核心不在于算法多复杂，而在于如何精准地控制数据流和时钟域，这才是硬件设计的精髓。

2. 核心原理：从频谱混叠到抗混叠滤波

在动手写代码之前，我们必须把“为什么一定要先滤波再抽取”这个事儿彻底弄明白。这决定了我们整个设计的架构。

2.1 直观理解频谱混叠

假设我们有一个基带信号，其最高频率成分是 f_max。根据奈奎斯特采样定理，用采样率 Fs 对其采样，要满足 Fs > 2 * f_max，采样后的数字频谱才不会混叠。

现在，我们想对这个数字信号进行 D 倍抽取，也就是新采样率 Fs_new = Fs / D。

如果不经滤波直接抽取，等效于什么呢？相当于你用一个新的、更低的采样率 Fs_new 去对原始的连续时间信号重新进行采样。那么，新的奈奎斯特频率（Fs_new / 2）就变小了。如果原始信号中有任何频率分量高于这个新的 Fs_new / 2，那么在以 Fs_new 为采样率的频谱周期延拓中，这些高频分量就会“折叠”到 0 到 Fs_new/2 的基带里，造成不可逆的混叠失真。

注意：即使原始采样满足奈奎斯特定理，抽取后也极有可能不再满足。因为抽取是降低采样率，必然会压缩信号的频谱空间。

2.2 抗混叠滤波器的角色

为了防止混叠，我们必须在抽取器前面放置一个数字低通滤波器，它的任务非常明确：

1. 截止频率：必须小于或等于新的奈奎斯特频率，即 Fs_new / 2 = Fs / (2D)。
2. 阻带衰减：必须有足够的阻带衰减，将高于 Fs_new/2 的频率成分抑制到可接受的水平（例如，低于系统底噪或ADC量化噪声）。

这个滤波器通常被称为抗混叠滤波器或抽取滤波器。经过它滤波后，信号的有效带宽被限制在 Fs/(2D) 以内，此时再进行D倍抽取，频谱就不会发生混叠了。从频域上看，滤波相当于把频谱“压窄”到安全范围内；从时域上看，滤波平滑了信号，去除了可能导致抽取后失真的高频突变。

2.3 多相滤波：一种高效的实现结构

当抽取倍数 D 较大时，抗混叠滤波器需要很窄的过渡带，这意味着滤波器的阶数会很高。如果直接在高速率（Fs）下实现一个高阶FIR滤波器，计算量和资源消耗会非常大，因为每个输入时钟周期都要计算整个高阶滤波。

这时，多相滤波结构就派上用场了。它的核心思想是“化整为零，分而治之”：

• 将高阶滤波器按抽取倍数 D 分解成 D 个并行的、阶数较低的子滤波器（多相分量）。
• 高速数据流先经过一个串并转换器，将数据分发到这 D 个并行支路上。
• 每个支路在较低的速率（Fs/D）下进行滤波运算。
• 最后将各支路结果合并，得到抽取后的输出。

这种结构将大部分计算从高速时钟域转移到了低速时钟域，极大地节省了硬件乘法器和加法器的使用，降低了功耗和时序压力。这是多速率信号处理在硬件实现上的一个经典优化技巧。在本篇的简单2倍抽取例子中，我们为了直观，没有采用多相结构，但在实际工程中，尤其是大抽取比场景，多相滤波是必选项。

3. 系统设计与模块划分

理解了原理，我们开始设计FPGA系统。我的目标是实现一个完整的链路：生成一个基带测试信号 -> 进行低通滤波 -> 完成2倍抽取。整个系统的时钟和数据流控制是设计的重点。

3.1 顶层模块架构

我设计的顶层模块（top）清晰地反映了这个信号链。它就像一个小型PCB，把各个功能芯片（模块）连接起来。

module top(clk_500, rst, sendcode, dout, firrdy, dout_2, cqrdy); input clk_500; // 主时钟信号 ,500KHz input rst; // 系统复位信号 output[15:0] sendcode; output[33:0] dout; output firrdy; output[15:0] dout_2; output cqrdy; wire clk_50; //50KHz 时钟信号 wire clk_250; //250KHz 时钟信号 wire[15:0] sendcode; wire nd; // 滤波模块使能信号 wire rfd; // 滤波模块空闲信号 wire[33:0] dout; wire firrdy; // 滤波完成标志信号 wire[15:0] dout_2; wire cqrdy; // 抽取完成标志信号 clkdiv clkdiv( .clk_500(clk_500), .rst(rst), .clk_50(clk_50), .clk_250(clk_250)); source source( .clk_50(clk_50), .rst(rst), .rfd(rfd), .sendcode(sendcode), .nd(nd)); firlow firlow( .ND(nd), .RDY(firrdy), .CLK(clk_500), .RFD(rfd), .DIN(sendcode), .DOUT(dout)); frechuoqu frechuoqu( .clk_250(clk_250), .rst(rst), .firrdy(firrdy), .dout(dout), .dout_2(dout_2), .rdy(cqrdy)); endmodule

各模块功能与时钟域分析：

• clkdiv(时钟分频模块)：输入500kHz主时钟，产生50kHz (clk_50) 和250kHz (clk_250) 两个时钟。clk_50用于产生低速的基带信号，clk_250用于驱动抽取模块（速率是滤波后速率的一半）。
• source(信号源模块)：工作在clk_50时钟域。它产生一个16位表示的基带测试序列（例如0101...），并生成滤波使能信号nd。
• firlow(低通滤波模块)：工作在最高的clk_500时钟域。它接收来自source的50kHz数据，但以500kHz的速率进行高速滤波计算。rfd(Ready for Data)信号告诉源模块“我可以接收新数据了”。
• frechuoqu(抽取模块)：工作在clk_250时钟域。它等待滤波完成信号firrdy，然后从滤波结果dout中选取有效数据，输出2倍抽取后的结果dout_2。

实操心得：时钟域规划：多速率系统的核心是时钟域规划。这里有三个时钟域：50k, 250k, 500k。数据从慢速域(50k)进入快速域(500k)进行滤波，再进入中速域(250k)进行抽取。firrdy和nd这类握手信号是跨时钟域通信的关键，在实际中务必做好同步处理（例如打两拍），本示例为了简化未展示，但这是工程稳健性的生命线。

3.2 关键参数设计考量

1. 采样率与信号频率：源模块时钟clk_50=50kHz，意味着原始信号采样率Fs_original = 50ksps。我们计划进行2倍抽取，目标采样率Fs_new = 25ksps。
2. 抗混叠滤波器指标：新的奈奎斯特频率为 25k / 2 = 12.5kHz。因此，低通滤波器的通带截止频率应设计在12.5kHz以下（例如10kHz），阻带起始频率应尽可能靠近12.5kHz但留有过渡带，阻带衰减要足够（如60dB以上）。文中提到使用了16阶FIR滤波器，系数由SystemView生成，这通常是利用工具根据频率响应要求自动计算得到的。
3. 数据位宽：源信号sendcode为16位，滤波输出dout为34位（可能是16位输入经过滤波器系数乘加运算后的扩展位宽，防止溢出）。抽取模块最终输出dout_2又回到了16位，这里dout[33:18]的截取操作（取高16位）是一种简单的量化或截断处理，在实际中可能需要更复杂的舍入处理。

4. 模块代码深度解析与实现细节

接下来，我们深入到每个模块的代码里，看看具体是怎么实现的。

4.1 时钟分频模块 (clkdiv)

这个模块负责从500kHz主时钟生成50kHz和250kHz时钟。注意，这里用的是行为级描述，通过计数器生成分频时钟。

module clkdiv(clk_500, rst, clk_50, clk_250); input clk_500; input rst; output clk_50; output clk_250; reg clk_50; reg clk_250; reg[3:0] num; // 0-4的计数器 always @ (posedge clk_500 or posedge rst) begin if(rst) begin num <= 0; clk_250 <= 0; clk_50 <= 0; end else begin num <= num + 1; case(num) 0: clk_250 <= ~clk_250; // num=0, 翻转clk_250 1: clk_250 <= ~clk_250; // num=1, 翻转clk_250 -> 至此，clk_250完成一个半周期 2: clk_250 <= ~clk_250; // num=2, 翻转 3: clk_250 <= ~clk_250; // num=3, 翻转 -> 至此，clk_250完成一个完整周期（2个半周期） 4: begin clk_250 <= ~clk_250; // num=4, 翻转。注意，此时num=4对应clk_250的边沿。 clk_50 <= ~clk_50; // 同时，翻转clk_50 num <= 0; // 计数器归零 end default: ; endcase end end endmodule

代码解读与注意事项：

• clk_250生成：500kHz / 250kHz = 2。但代码中，clk_250在num为0,1,2,3,4时都发生了翻转。我们数一下：从0到4，clk_250翻转了5次。5次翻转对应2.5个周期。实际上，这个逻辑生成了一个占空比不是50%的250kHz时钟。一个更清晰的做法是使用一个模2计数器生成250kHz。
• clk_50生成：clk_50只在num==4时翻转一次。由于num从0到4循环，周期是5个clk_500周期。所以clk_50的周期是10个clk_500周期，即500kHz / 10 = 50kHz，正确。
• 工程建议：在FPGA中，通常推荐使用PLL或MMCM等时钟管理单元来生成高质量、低抖动的分频时钟。用逻辑计数器分频产生的时钟，可能会存在毛刺和较大的时钟偏移（Skew），在高速或对时序要求严格的系统中慎用。如果必须用逻辑分频，最好生成时钟使能信号（Clock Enable）而不是新的时钟网络，这样可以保持整个设计在单一主时钟下，避免复杂的跨时钟域问题。

4.2 信号源模块 (source)

这个模块模拟一个产生基带码元的信源。它根据一个预存的16位序列scode，在每一个clk_50周期输出一个16位的值。

module source(clk_50, rst, rfd, sendcode, nd); input clk_50; input rst; input rfd; // 来自滤波器的“准备好接收数据”信号 output[15:0] sendcode; output nd; // 给滤波器的“数据有效”信号 reg[15:0] sendcode; reg[15:0] scode; // 预存的16位测试序列 reg[3:0] num; // 0-15的指针，用于遍历scode reg nd; always @ (posedge clk_50 or posedge rst) begin if(rst) begin nd <= 0; sendcode <= 16'd0; num <= 4'b1111; // 初始化为15 scode <= 16'b1011101001010101; // 示例序列 end else if (rfd) begin // 只有当滤波器准备好时才发送数据 if(scode[num]) begin // 根据scode当前位的值，输出最大正数或最小负数 sendcode <= 16'h7fff; // 二进制0111 1111 1111 1111， 约等于+1 end else begin sendcode <= 16'h8000; // 二进制1000 0000 0000 0000， 约等于-1 end nd <= 1; // 拉高数据有效信号一个周期 num <= num - 1; // 指针递减，循环遍历序列 end else begin nd <= 0; // 滤波器没准备好，数据无效 end end endmodule

代码解读与注意事项：

• 握手协议：这是一个简单的握手通信。source模块在rfd（Ready For Data）为高时，才将nd（New Data）拉高一个周期，并送出有效的sendcode。这确保了滤波器不会丢失数据。
• 数据表示：这里用16位有符号定点数表示。16‘h7fff代表接近+1.0的值，16‘h8000代表-1.0。这模拟了一个双极性不归零码。
• 序列生成：scode寄存器存储了一个固定的16位模式，num作为索引从高位(15)向低位(0)遍历。当num减到0后，由于没有复位逻辑，它会回滚到15（4‘b1111），继续循环。这产生了一个周期性的测试信号。
• 扩展思考：在实际系统中，这个模块可能被一个真实的ADC接口模块取代，或者被一个更复杂的基带调制器（如QPSK、QAM）取代。握手协议（rfd/nd）是连接数据产生模块和处理模块的通用方式。

4.3 低通滤波模块 (firlow)

文中提到，这个模块是由Xilinx ISE的IP Core Generator生成的FIR滤波器。我们不需要自己写乘加代码，但理解其接口和配置至关重要。

// 这是一个IP核实例化的模板，具体参数在IP核配置界面设置 firlow your_fir_instance ( .ND(nd), // 输入数据有效信号 .RDY(firrdy), // 输出数据有效信号 .CLK(clk_500), // 滤波器工作时钟 .RFD(rfd), // 准备好接收输入数据 .DIN(sendcode), // 16位输入数据 .DOUT(dout) // 34位输出数据 );

IP核配置关键点：

1. 滤波器类型：选择低通（Low Pass）。
2. 滤波器结构：对于抽取应用，通常选择“多速率FIR”（Multirate FIR）下的“抽取器”（Decimator），IP核会自动优化结构。本例中可能选择了单速率FIR，然后手动后接抽取模块。
3. 系数：导入由SystemView、MATLAB或FDATool等工具设计的系数文件（.coe）。系数决定了滤波器的频率响应（截止频率、过渡带、阻带衰减）。
4. 输入/输出位宽：输入16位，输出位宽可以自动计算，也可以手动设置。34位的输出可能是为了保持计算精度，防止溢出。
5. 时序接口：ND/RFD/RDY是Xilinx FIR IP核常见的数据流握手信号。
   • RFD(Ready for Data)：高电平时表示滤波器可以接收新输入。
   • ND(New Data)：当RFD为高时，输入方拉高ND一个周期，表示DIN上的数据有效。
   • RDY(Ready)：高电平时表示DOUT端口上的输出数据有效。

实操心得：IP核的使用：使用IP核能极大提高开发效率和可靠性。但一定要仔细阅读IP核的数据手册（Datasheet），弄清楚它的流水线延迟（Latency）。从ND有效到RDY有效，中间会经过若干时钟周期。这个延迟在后续模块（如抽取模块）的时序控制中必须考虑进去。

4.4 抽取模块 (frechuoqu)

这是本次实验的核心，实现了最简单的2倍抽取。

module frechuoqu(clk_250, rst, firrdy, dout, dout_2, rdy); input clk_250; // 注意！时钟是250kHz，是滤波时钟500kHz的一半 input rst; input firrdy; // 滤波完成标志，来自firlow.RDY input[33:0] dout; // 34位滤波结果 output[15:0] dout_2; // 16位抽取后输出 output rdy; // 抽取完成标志 reg[15:0] dout_2; reg rdy; always @ (posedge clk_250 or posedge rst) begin if(rst) begin rdy <= 0; dout_2 <= 0; end else if (firrdy) begin // 当滤波输出有效时 dout_2 <= dout[33:18]; // 取高16位作为输出 rdy <= 1; // 输出有效标志拉高 end else begin rdy <= 0; // 其他情况，输出无效 // dout_2 <= 0; // 注意：这里原代码将dout_2清零了，这可能不是最佳实践 end end endmodule

代码深度解析：

1. 时钟域：该模块工作在clk_250下，这正是我们想要的2倍抽取后的数据速率（500kHz / 2 = 250kHz）。这是整个设计最巧妙的一点：用降低后的时钟来驱动抽取操作，自然而然地实现了“每隔一个点取一个”的时序控制。firrdy信号在500kHz域中每个输出有效时都会脉冲一次，但在250kHz域中，我们只能看到其中一半的脉冲（因为250kHz时钟上升沿可能错过一些脉冲），这正好实现了2倍抽取。
2. 抽取操作：代码中没有显式的计数器去“每隔一个点取一个”。抽取的实质是通过时钟域的降速和对firrdy信号的采样来实现的。当clk_250的上升沿恰好捕获到firrdy为高时，就读取当前dout的值。
3. 数据截断：dout[33:18]取高16位。这是一种最简单的量化方式，直接舍弃低18位。这可能会引入截断误差。更精细的做法是进行舍入（Rounding），例如看第17位（dout[17]）是否为1，来决定是否向高16位进1。
4. 一个潜在问题：在else分支中将dout_2清零（dout_2 <= 0）。这意味着当firrdy无效时，输出是0。这可能会在输出波形中引入不必要的“毛刺”或零值。通常，我们希望保持上一次的有效输出，直到下一次有效数据到来。应该修改为仅在rst时清零，而在else分支中保持dout_2不变。这需要将dout_2的赋值移到else if分支中，并在else分支中不做操作。

改进建议的代码：

always @ (posedge clk_250 or posedge rst) begin if(rst) begin rdy <= 1‘b0; dout_2 <= 16‘b0; end else begin rdy <= 1’b0; // 默认输出无效 if (firrdy) begin // 滤波输出有效 dout_2 <= dout[33:18]; // 更新输出数据 rdy <= 1‘b1; // 拉高有效标志 end // 如果firrdy无效，dout_2保持原值，rdy为0 end end

5. 仿真验证与结果分析

理论分析和代码实现之后，必须用仿真来验证功能是否正确。文中提到了仿真波形，我们来解读一下。

预期的仿真波形逻辑：

1. sendcode：在clk_50驱动下，根据scode序列变化，在16‘h7fff和16’h8000之间跳变。
2. nd/rfd/firrdy：source和firlow之间进行握手。rfd几乎常高（除非滤波器内部缓冲区满）。source在rfd为高且clk_50上升沿时，拉高nd并输出sendcode。firlow在内部流水线结束后，拉高firrdy并输出dout。
3. dout：sendcode经过低通滤波后的结果。由于是低通滤波，输出的波形应该比输入的方波码元更平滑，呈现出码元转换时的过渡带。
4. dout_2与cqrdy：在clk_250的上升沿，如果检测到firrdy为高，则锁存dout的高16位到dout_2，并拉高cqrdy。由于clk_250频率是firrdy有效脉冲频率的一半（理想情况下），所以dout_2的数据速率是dout的一半，实现了2倍抽取。从波形上看，dout_2的每个点都对应dout波形上的一个点，且点与点之间的间隔是dout的两倍。

如何验证抗混叠滤波的效果？仅仅看时域波形不足以证明滤波的必要性。更严谨的验证方法是进行频域分析。

1. 搭建测试平台：在仿真中，用MATLAB或Verilog产生一个包含带内和带外频率成分的测试信号（例如，一个正弦波叠加一个高频正弦波）。
2. 导出数据：将滤波前（sendcode）和抽取后（dout_2）的数据导出到文件（如使用Verilog的$fwrite函数）。
3. MATLAB分析：将数据导入MATLAB，分别做FFT，观察频谱。

• 直接抽取：如果关闭滤波器，直接对原始信号抽取，你会看到高频成分的频谱混叠到低频基带内。
• 滤波后抽取：如果开启滤波器，你会看到高频成分被有效抑制，抽取后的频谱在基带内是干净的，没有混叠分量。

只有通过了频域验证，才能确认你的抽取系统是真正有效的。

6. 常见问题、调试技巧与工程扩展

在实际实现中，你肯定会遇到各种各样的问题。这里我分享几个常见的坑和解决思路。

6.1 数据位宽与精度管理

这是FPGA信号处理中最容易出错的地方之一。

• 问题：滤波器输出dout是34位，抽取后直接取高16位dout[33:18]，丢失了低18位信息，可能导致信噪比下降。
• 解决：
  1. 舍入处理：如前所述，采用舍入而非截断。例如：dout_2 <= dout[33:18] + dout[17];(如果第17位是1则进1)。
  2. 保留更多位数：如果后级处理需要更高精度，可以保留更多位，比如输出dout[33:16]（18位）。
  3. 动态缩放：分析滤波器输出数据的动态范围。如果34位中实际有效位并没有那么高，可以先进行饱和处理或定标，再截取到合适的位宽。

6.2 跨时钟域信号同步

• 问题：firrdy信号由clk_500驱动，但在frechuoqu模块中被clk_250采样。这是一个典型的跨时钟域（CDC）问题。如果firrdy的变化刚好发生在clk_250的建立/保持时间窗口内，会导致clk_250域内的寄存器出现亚稳态，进而导致数据丢失或错误。
• 解决：必须使用同步器。最常用的是两级寄存器同步。

// 在frechuoqu模块内增加同步逻辑 reg firrdy_sync1, firrdy_sync2; always @(posedge clk_250 or posedge rst) begin if(rst) begin firrdy_sync1 <= 1‘b0; firrdy_sync2 <= 1’b0; end else begin firrdy_sync1 <= firrdy; // 第一级同步 firrdy_sync2 <= firrdy_sync1; // 第二级同步 end end // 后续逻辑使用 firrdy_sync2 来代替原始的 firrdy

注意：同步器会引入1-2个慢时钟周期的延迟。这需要你在系统时序规划时考虑进去。

6.3 滤波器延迟带来的时序错位

• 问题：FIR滤波器有固定的处理延迟（Latency）。从nd有效到firrdy有效，中间可能相隔N个clk_500周期。这意味着dout上的数据对应的是N个周期前的sendcode。如果整个系统有严格的时序对齐要求（比如与帧头对齐），这个延迟必须被补偿或考虑在内。
• 解决：查阅FIR IP核的文档，明确其延迟值。在系统级，可以通过深度合适的FIFO或延迟线来对齐其他并行路径的数据。

6.4 如何扩展到更高的抽取倍数？

本例是2倍抽取，对于更高的D倍抽取（如8倍、16倍），思路类似但需要更精细的控制。

1. 抗混叠滤波器：抽取倍数D越大，要求滤波器的截止频率越低，过渡带越陡峭，通常需要更高的阶数。考虑使用多级抽取，例如16倍抽取可以拆分为两级4倍抽取，每级使用阶数较低的滤波器，可以大幅节省资源。
2. 抽取控制逻辑：不能单纯依赖时钟分频。需要设计一个计数器，在clk_fast下计数，每计满D-1个周期，使能一次输出。同时，这个使能信号需要与滤波器的输出有效信号firrdy进行握手。
3. 使用专用IP核：Xilinx和Intel都提供了成熟的Multirate FIR IP核（如Xilinx的FIR Compiler），它直接支持任意倍数的抽取和内插，并自动优化为多相结构，强烈推荐在复杂项目中使用。

6.5 资源优化技巧

• 系数对称性：如果FIR滤波器的系数是线性相位的（通常低通滤波器是），那么系数具有对称性。可以利用这一特性，将乘法器数量减少近一半。
• 使用DSP Slice：FPGA内部的DSP Slice是高度优化的乘加单元，用于实现FIR滤波器比用普通逻辑（LUT）和寄存器要高效得多。在综合工具中设置将乘法映射到DSP。
• 时钟使能 vs 时钟分频：如前所述，尽量使用时钟使能信号来处理多速率数据，而不是生成多个时钟域。这能简化静态时序分析，提高设计可靠性。

通过这个从理论到实践，从代码到调试的完整流程，相信你对基于FPGA的整数倍抽取有了一个扎实的理解。记住，硬件设计的魅力在于对每一个时钟沿、每一个数据位的精准控制。多速率处理是数字信号处理的基石，掌握它，你就能让FPGA在无线通信、音频处理、图像处理等领域大放异彩。