支持半精度浮点数的卷积神经网络FPGA实现

本专栏围绕轻量化卷积神经网络的FPGA加速需求，以半精度浮点数为核心数据格式，完成算法优化、硬件设计、系统集成与实验验证全流程研究。针对手写数字识别场景，对经典LeNet5模型开展结构简化与参数压缩，剔除冗余全连接层，调整卷积通道数量，在保持 98.16% 识别精度的基础上，将模型参数量降低约96%，大幅降低硬件部署压力。设计卷积层、激活层、池化层、全连接层的RTL模块化实现方案，全程采用参数化、流水线与并行计算策略，有效提升运算效率与硬件资源利用率。
完成半精度浮点数加法器、乘法器的RTL设计与时序优化，构建基于对称量化的INT8权重存储与FP16推理计算混合精度通路，将权重存储开销缩减至全精度方案的四分之一，同时保证推理精度损失可忽略。采用脉动阵列作为卷积运算核心架构，搭配直接内存访问与乒乓存储机制，优化权重加载与数据流动流程。依次完成卷积、激活、池化、全连接层的模块化RTL设计，各模块均采用参数化与流水线技术，实现数据通路无缝衔接。