1. STB仿真基础：为什么环路断开点如此重要？
我第一次接触STB仿真时，最困惑的就是这个"断开点"的选择。明明电路是闭环工作的，为什么非要在某个位置"断开"才能分析稳定性？后来在调试一个无片外电容LDO时，因为选错断开点导致补偿网络设计完全错误，烧了三颗芯片才明白其中的门道。
STB（Stability Analysis）仿真的本质，是通过在环路中插入一个理想激励源来测量开环响应。这个"插入点"就是断开点，它决定了你看到的传递函数究竟是哪一部分的。举个例子，就像医生用听诊器检查身体，听心脏和听肺部得到的信息完全不同。在LDO中，常见断开点有：
- 运放输出端（误差放大器到功率管的路径）
- 反馈网络接入点（分压电阻到运放输入端的路径）
- 功率管栅极（驱动级到输出级的过渡区）
关键误区：很多人以为断开点可以随便选，实测发现不同位置的相位裕度可能相差20度以上。我曾在一个3.3V LDO项目中，运放输出端断开测得PM=65°，而在反馈点断开却显示PM=45°，后者在实际负载瞬态测试中果然出现了振荡。
2. 实战演示：Cadence平台STB仿真全流程
在Cadence中做STB仿真，最常用的工具是iprobe。别看它只是个双端口器件，用错位置会让整个仿真失去意义。下面以无片外电容LDO为例，分享我的标准操作流程：
2.1 器件连接技巧
- 从AnalogLib调出iprobe，箭头方向决定信号流向：起点连运放输出，终点连反馈网络。这个方向对应正向传输路径。
- 推荐先在原理图用Marker标注关键节点：比如误差放大器输出、功率管栅极、反馈分压中点等。这能帮助快速定位最佳断开点。
// 典型STB分析设置 simulator lang=spectre stb start=1K stop=100G dec=10 probe=iprobe02.2 断开点对比实验
我在CSMC 0.18μm工艺下做过一组对比实验：
| 断开点位置 | 增益裕度(dB) | 相位裕度(°) | 实际振荡风险 |
|---|---|---|---|
| 运放输出端 | 12.3 | 68 | 无 |
| 功率管栅极 | 9.8 | 52 | 轻载时振荡 |
| 反馈网络中点 | 15.1 | 45 | 重载时振荡 |
这个表格说明：断开点越靠近功率级，相位裕度读数越悲观。因为包含了更多高频极点，但实际闭环时这些极点会被补偿。
3. 相位裕度与补偿网络设计
相位裕度不是越大越好。过大的PM会导致响应速度变慢，就像开车时方向盘反应迟钝。对于无片外电容LDO，我的经验值是45°-65°之间最佳。
3.1 零极点调整实战
当STB显示PM不足时，可以这样优化：
- 主极点位置：增大误差放大器尾电流，把第一极点推高频。实测每增加10μA电流，PM能提升约5°。
- 零点补偿：在功率管栅极加串联RC（我常用2kΩ+500fF），产生的零点可以抵消输出极点。注意RC值太大反而会引入新极点。
// 补偿网络示例 Rcomp ( net1 net2 ) resistor r=2k Ccomp ( net2 0 ) capacitor c=500f3.2 负载电流的影响
很多工程师只在典型负载下仿真，这是重大隐患。我习惯做三组STB仿真：
- 轻载（100μA）：检查次主极点影响
- 典型负载（10mA）：主要优化区间
- 满载（100mA）：确认功率管栅极极点位置
曾经有个项目在10mA时PM=60°，但100mA时骤降到35°，就是因为没考虑功率管寄生电容随电流的变化。
4. 进阶技巧：CMRR与PSRR的关联分析
STB仿真结果还能预测电源抑制比(PSRR)。通过cmdmprobe器件可以同时观察差模和共模响应：
- 设置CMDM=-1时得到正常环路增益
- 设置CMDM=1时分析共模抑制特性
- 两者的差值曲线反映PSRR趋势
在无片外电容LDO中，共模环路稳定性直接影响低频PSRR。有个反直觉的发现：适当降低CMRR有时能改善稳定性，因为减少了共模反馈路径的相位滞后。
