ARM9中断与EIM实战：MC9328MXL AITC配置与外部总线接口设计-平芜编程栈

1. 项目概述与核心价值

在嵌入式系统开发，尤其是基于ARM9这类经典架构的深度定制中，中断控制器和外部总线接口是两个绕不开的核心硬件模块。它们一个负责处理内部的“紧急呼叫”，一个负责管理外部的“数据通道”，共同构成了系统实时响应与高效扩展的基石。我接触过不少基于Freescale（现NXP）MC9328MXL的项目，这款芯片的ARM920T内核搭配其先进中断控制器（AITC）和外部接口模块（EIM），在当时的工业控制、网络设备中应用非常广泛。即使放到今天，理解这套机制对于掌握嵌入式系统底层、进行裸机开发或深度优化依然极具价值。

很多人看芯片手册，容易陷入寄存器位域的海洋里，感觉每个比特都认识，但连起来不知道如何让整个系统跑起来。本文的目的，就是帮你把MC9328MXL参考手册中关于中断和EIM的零散信息，串联成一个可操作、可理解的整体框架。我们不仅会拆解NIPRIORITY、NIVECSR这些关键寄存器每一位的含义，更会解释为什么要这么设计，以及如何在代码中配置它们来实现一个真正可用的、支持优先级抢占的中断系统。同时，对于EIM模块，我们将超越简单的“片选信号拉低”操作，深入探讨如何根据外部存储器的时序要求，精准配置等待状态、突发模式，甚至利用EB信号线模拟严格的写使能时序。这些内容都源于实际调试中的经验，有些坑踩过了，就不希望你再踩一次。

2. ARM920T中断控制器（AITC）深度解析

ARM920T处理器内核本身只提供了两个中断请求输入：nIRQ（普通中断）和nFIQ（快速中断）。而现代SoC集成了数十个甚至上百个中断源，如定时器、UART、DMA、GPIO等。AITC的作用，就是充当一个“智能调度中心”，管理所有这些中断源，进行优先级仲裁，并将最高优先级的中断请求提交给ARM内核。

2.1 中断处理的核心流程与寄存器全景

要理解AITC，必须先从数据流的角度看一个中断从产生到被响应的完整路径。这绝不是简单地“使能某个中断”就完事了。

中断信号的传递链：

中断源产生：某个外设（如UART收到数据）将其专用的中断信号线置为有效（通常为高电平）。这个信号连接到AITC的某个INTIN[x]输入引脚。
源状态记录：INTSRCH和INTSRCL寄存器（中断源寄存器）中对应的比特位会被硬件置1，表明该中断源有请求。
中断类型与使能过滤：
- INTTYPEH/L寄存器决定该中断源是FIQ还是IRQ。
- INTENABLEH/L寄存器决定该中断源是否被全局使能。只有被使能的中断请求才能继续向下传递。
优先级仲裁：
- 对于IRQ：NIPRIORITY1/0寄存器为每个中断源分配一个0-15的软件优先级。AITC会比较所有已使能且处于Pending状态的IRQ的优先级，选出最高的。
- 对于FIQ：所有FIQ的硬件优先级高于任何IRQ。在FIQ内部，则比较中断源编号，编号大的优先级高。
中断屏蔽：NIMASK寄存器可以屏蔽掉优先级低于或等于某个值的所有IRQ。这是实现可重入中断（高优先级中断抢占低优先级）的关键。
状态呈现与向量获取：
- 对于IRQ：AITC将最高优先级IRQ的优先级值写入NIVECSR寄存器的NIPRILVL字段，将该中断的源编号（0-63）写入NIVECTOR字段。
- 对于FIQ：AITC将最高优先级FIQ的源编号写入FIVECSR寄存器的FIVECTOR字段。
向ARM内核提交：AITC根据仲裁结果，向ARM920T的nIRQ或nFIQ引脚发出请求。
处理器响应：如果ARM处理器CPSR中的I位或F位被清除（中断未全局屏蔽），且当前没有更高优先级的异常（如复位、数据中止），则处理器会响应中断，跳转到对应的异常向量地址（IRQ: 0x00000018, FIQ: 0x0000001C）。

注意：NIPNDH/L和FIPNDH/L（中断挂起寄存器）是只读的，它们反映了经过使能和屏蔽过滤后，最终真正在“排队等待”的中断源状态。它们是步骤3和5的结果视图，而非配置寄存器。

2.2 关键寄存器详解与实战配置

手册给出了寄存器位图，但怎么用才是关键。下面我们结合常见场景进行配置。

2.2.1 中断优先级寄存器（NIPRIORITY1/0）配置策略

NIPRIORITY1（地址0x00223038）和NIPRIORITY0（地址0x0022303C）各控制32个中断源的优先级，每个源用4个比特（NIPR15-NIPR0）表示，范围0（最低）到15（最高）。

为什么需要软件优先级？假设系统有按键中断（源10）和网络数据到达中断（源20）。从硬件编号看，网络中断（20）优先级高于按键（10）。但在实际系统中，我们可能希望按键响应更及时（例如紧急停止按钮）。此时，我们就可以将按键中断（源10）的NIPR10设置为15（最高），而将网络中断（源20）的NIPR20设置为10。这样，即使网络中断的硬件编号高，在IRQ仲裁时，按键中断也会因其更高的软件优先级而胜出。

配置示例：设置UART0中断（假设为源12）为高优先级，定时器1中断（假设为源8）为低优先级。

// 定义寄存器地址 #define NIPRIORITY1 (*(volatile unsigned int *)0x00223038) #define NIPRIORITY0 (*(volatile unsigned int *)0x0022303C) void Interrupt_Priority_Init(void) { unsigned int temp; // 1. 配置NIPRIORITY1：管理中断源32-63，假设UART0是源44（属于NIPRIORITY1） // 我们需要操作NIPR12字段（对应源44-47）。假设UART0是源44，即NIPR12字段。 // 每个NIPRx占4位，源44是NIPR12字段的最高4位（bits[31:28]）。 // 设置UART0（源44）优先级为14（0xE）。 temp = NIPRIORITY1; temp &= ~(0xF << 28); // 清零bits[31:28] temp |= (0xE << 28); // 设置为0xE (14) NIPRIORITY1 = temp; // 2. 配置NIPRIORITY0：管理中断源0-31，假设定时器1是源8 // 定时器1是源8，对应NIPR2字段（bits[11:8]）。 // 设置定时器1（源8）优先级为2（0x2）。 temp = NIPRIORITY0; temp &= ~(0xF << 8); // 清零bits[11:8] temp |= (0x2 << 8); // 设置为0x2 (2) NIPRIORITY0 = temp; }

实操心得：在修改优先级寄存器时，务必使用“读-修改-写”操作，避免影响其他无关中断源的配置。在系统初始化阶段，尽早完成优先级设置，确保中断行为可预测。

2.2.2 中断向量与状态寄存器（NIVECSR/FIVECSR）的使用

这两个是只读寄存器，是中断服务程序（ISR）的“导航仪”。

NIVECSR：当发生IRQ时，其NIVECTOR字段告诉你，当前最高优先级的挂起IRQ是哪个中断源（0-63）。NIPRILVL字段告诉你这个中断的优先级是多少（0-15）。
FIVECSR：当发生FIQ时，其FIVECTOR字段告诉你当前是哪个FIQ源。

在IRQ服务程序中的典型用法：

void __irq IRQ_Handler(void) { unsigned int vector, priority; // 1. 读取当前触发中断的源编号和优先级 vector = (NIVECSR >> 16) & 0xFFFF; // 提取NIVECTOR priority = NIVECSR & 0xFFFF; // 提取NIPRILVL // 2. 根据vector跳转到具体的中断处理函数 switch (vector) { case 44: // UART0中断 UART0_ISR(); break; case 8: // 定时器1中断 Timer1_ISR(); break; // ... 其他中断源 default: // 未知中断，可能是错误或软件强制中断 break; } // 3. 清除外设中断标志（非常重要！通常在具体ISR中完成） // 例如：UART0->STAT |= (1 << 3); // 清除接收中断标志 }

重要提示：NIVECSR和FIVECSR的复位值是0xFFFF，这意味着在没有任何IRQ发生时，读取到的向量值是64（NIVECTOR为0xFFFF时大于63），优先级值是16。你的ISR分发逻辑必须能处理这个“无中断”情况，否则可能跑飞。

2.2.3 中断强制寄存器（INTFRCH/L）的妙用

INTFRCH和INTFRCL允许软件模拟任何一个中断源产生中断。这绝不是为了“好玩”，它在开发和调试中极其有用。

应用场景1：软件自调度中断在某些没有硬件定时器或需要复杂调度逻辑的场合，可以预留一个中断源（例如，找一个不用的外部中断引脚对应的源）用于软件触发。主程序或某个任务在需要时，通过写INTFRC寄存器强制产生一个中断，从而触发对应的ISR执行。这相当于实现了一个“软件中断”机制。

应用场景2：中断服务程序调试与测试在编写一个复杂的中断处理程序时，你不可能总是依赖硬件事件（如每秒一次的定时器）来触发测试。你可以在调试器中，或通过一段测试代码，手动置位INTFRC的相应位，来模拟中断发生，从而单步调试你的ISR，检查现场保存、寄存器操作、标志清除等是否正确。

操作示例：强制触发源12（假设）的中断

// 假设源12在INTFRCL寄存器中（因为12<32） #define INTFRCL (*(volatile unsigned int *)0x00223054) void Force_Interrupt_12(void) { INTFRCL |= (1 << 12); // 将第12位置1，强制产生中断 // 注意：强制产生的中断，其行为与硬件中断完全一致，也会参与优先级仲裁。 // 使用后，通常需要手动清除该强制位，除非你想让它持续产生中断。 // INTFRCL &= ~(1 << 12); // 清除强制位 }

2.3 实现可重入中断（优先级抢占）

这是AITC一个高级但非常重要的特性。它允许一个高优先级的IRQ打断一个正在执行的低优先级IRQ服务程序。手册10.5.6节给出了步骤，但那是汇编层面且比较简略。下面我用更贴近C语言和实际操作的思路来解释。

核心思想：在进入低优先级IRQ的ISR后，立即提升当前中断屏蔽级别（NIMASK），使得只有优先级高于当前中断的中断才能打断自己。处理完后，再恢复原来的屏蔽级别。

步骤详解（结合手册和C语言环境）：

保存上下文：编译器或汇编启动代码通常会自动将LR_irq和SPSR_irq压栈。这是进入任何IRQ模式后的标准操作。
保存旧NIMASK：将当前的NIMASK寄存器值压入IRQ栈。
读取当前中断优先级：从NIVECSR的NIPRILVL字段获取当前正在服务的中断的优先级（假设为curr_prio）。
提升中断屏蔽：向NIMASK寄存器写入curr_prio。这意味着所有优先级小于或等于curr_prio的IRQ都将被屏蔽，而优先级更高的IRQ则可以被响应，从而实现抢占。
切换到系统模式并开启IRQ：这是一个关键且容易出错的步骤。你需要：
- 使用MSR/MRS指令序列，清除CPSR的I位（允许IRQ）。
- 同时，将处理器模式从IRQ模式切换到System模式（或User模式）。为什么？因为IRQ模式有自己的专用栈（SP_irq）和寄存器（如r13_irq, r14_irq）。如果我们在IRQ模式下允许更高优先级中断，当它发生时，会覆盖当前的IRQ链接寄存器（LR_irq）和状态寄存器（SPSR_irq），导致低优先级中断无法正确返回。切换到System/User模式，则使用独立的栈，避免了冲突。
执行实际的中断服务例程：现在可以在System模式下安全地执行你的C语言ISR函数了。在此期间，更高优先级的IRQ可以抢占它。
恢复现场：
- 禁用IRQ（设置CPSR的I位），切换回IRQ模式。
- 从栈中弹出之前保存的旧NIMASK值并写回NIMASK寄存器。
- 弹出SPSR_irq和LR_irq。
- 执行SUBS PC, LR, #4返回（通常由编译器生成的汇编尾声完成）。

在C语言中的实现考量：完整的可重入中断支持通常需要汇编语言编写的中断入口和出口包装器。你的C编译器（如ARM GCC或ARMCC）可能提供了__irq等关键字来自动处理部分步骤（如步骤1和7的部分），但对于NIMASK的操作和模式切换，往往需要手动内嵌汇编或编写单独的汇编文件。在启动RTOS（如µC/OS-II, FreeRTOS）时，其移植层代码通常会实现这套机制。

3. 外部接口模块（EIM）配置与实战

EIM是MC9328MXL连接外部世界的桥梁，它管理着地址总线A[24:0]、数据总线D[31:0]、6个片选信号（CS0-CS5）以及读写控制等信号。配置EIM的本质，就是告诉芯片：“当你访问某个地址范围时，请用什么样的时序和方式去操作外部设备”。

3.1 EIM核心功能与设计思路

总线宽度配置（DSZ）：这是最基础的配置。你的外部设备是8位、16位还是32位的？EIM通过每个片选的配置寄存器（CSCRx）中的DSZ位来设置。例如，连接一个16位的SRAM，就需要将对应片选的DSZ设置为16位。关键点：当处理器发起一个32位访问（如加载一个字）到16位设备时，EIM会自动将其拆分成两个16位的总线周期，并自动管理地址递增（A[1]会变化）和字节使能信号（EB[3:0]）。

等待状态插入（WSC）：外部存储器的速度通常慢于处理器。WSC字段用于在读写周期中插入额外的时钟周期（等待状态），以满足存储器的访问时间要求。计算等待状态数，需要根据处理器时钟频率（HCLK）和存储器的tACC（地址有效到数据有效时间）等参数来估算。例如，如果HCLK=50MHz（周期20ns），存储器tACC=70ns，那么至少需要插入 (70ns / 20ns) - 1 = 2.5，向上取整为3个等待状态。

可编程输出功能：CS1-CS5在不作为片选使用时，可以通过清除CSEN位，并将其配置为GPIO输出。这在引脚资源紧张时非常有用。但注意，CS0没有此功能，禁用后就是高阻态。

突发模式（Burst Mode）：这是提升连续数据读取性能的关键特性，主要用于连接支持同步突发读的Flash（如某些Nor Flash）。在突发模式下，对于顺序地址的读取，除了第一个地址需要完整的建立、访问时间外，后续地址的数据可以在每个BCLK（突发时钟）周期就绪，大大提高了吞吐量。EIM通过BCLK、LBA（装载突发地址）和ECB（结束当前突发）信号与突发Flash协同工作。

3.2 关键寄存器配置详解：以连接一个16位异步SRAM为例

假设我们要将一片16位宽、容量为128Kx16（256KB）的SRAM连接到CS2，映射到地址0x0800_0000 - 0x0803_FFFF。SRAM的读访问时间tRC=55ns，写访问时间tWC=55ns。系统HCLK=66.67MHz（周期15ns）。

步骤1：确定基地址与地址掩码CS2的基地址由CSMR2（Chip Select Mask Register）决定。我们需要将SRAM映射到0x0800_0000，并覆盖256KB空间。

256KB = 0x40000字节。
地址掩码（Address Mask）用于决定哪些地址位参与片选译码。对于256KB空间，需要屏蔽掉低18位地址（A[17:0]），因为2^18 = 256K。CSMR2的MASK字段就是设置这个的。通常，基地址的低位（与掩码对应的位）应为0。
配置：CSMR2 = 0x08000000 & 0xFFF00000（基地址）|((~0x3FFFF) & 0xFFF00000)（掩码，只关心高12位A[31:20]）。更简单的算法是：MASK = ~(SIZE - 1)。CSMR2的具体位域需查手册。

步骤2：配置片选控制寄存器（CSCR2）这是核心配置，决定了访问时序。

DSZ（数据端口大小）：设置为10，表示16位端口。
WSC（等待状态控制）：计算等待周期数。tRC=55ns，HCLK周期=15ns。所需周期数 = ceil(55/15) = 4个周期。EIM的一个基本访问周期包含1个默认周期，所以需要插入的等待状态数 = 4 - 1 = 3。因此WSC设置为3。
PS（端口大小）：这个位影响地址线A[0]的行为。对于16位设备，数据线通常连接D[15:0]。当访问半字（16位）时，ARM地址的A[0]用于选择高/低半字。但有些16位设备希望A[1]作为最低位地址线（因为每次访问16位，地址递增2）。需要根据你的SRAM数据手册确定。假设SRAM使用A[1]作为LSB，则设置PS=1（端口大小为半字）。
BEM（字节使能模式）：决定EB[3:0]在读写时的行为。对于SRAM，我们通常只在写操作时使用EB（作为写使能WE），读操作时使用OE（输出使能）。可以设置BEM=1，使EB仅在写周期有效。
WWS（写等待状态）：可以与读等待状态不同。这里也设置为3。
其他位：如SP（同步突发模式使能），对于异步SRAM应禁用（0）。CSEN必须置1以使能片选。

配置代码示例：

#define EIM_BASE 0x00220000 // 假设EIM寄存器基址 #define CSMR2 (*(volatile unsigned int *)(EIM_BASE + 0x08)) // 需查确切偏移 #define CSCR2 (*(volatile unsigned int *)(EIM_BASE + 0x28)) // 需查确切偏移 void EIM_SRAM_Init(void) { // 1. 配置CSMR2：基地址0x08000000，掩码0xFFF00000（4GB对齐，实际由硬件决定掩码位宽） // 假设MASK字段在[31:20]，基地址也在[31:20] CSMR2 = (0x080 & 0xFFF) << 20; // 基地址高12位为0x080 // 2. 配置CSCR2 unsigned int cscr2_val = 0; cscr2_val |= (1 << 15); // CSEN = 1，使能片选 cscr2_val |= (0x2 << 12); // DSZ = 2 (10b)，16位端口 cscr2_val |= (0x3 << 8); // WSC = 3，读等待状态 cscr2_val |= (0x3 << 4); // WWS = 3，写等待状态（假设与读相同） cscr2_val |= (1 << 3); // PS = 1，半字端口大小（A[1]作为LSB） cscr2_val |= (1 << 2); // BEM = 1，字节使能仅在写时有效 // ... 设置其他位（如SP, BCD等）为0 CSCR2 = cscr2_val; }

3.3 突发模式配置与调试要点

突发模式能显著提升从Flash中读取代码或数据的效率。配置涉及EIM控制寄存器（EIMCR）和对应片选的CSCRx寄存器。

关键配置位：

EIMCR.BCM：全局突发时钟模式使能。
CSCRx.SP：对该片选使能同步（突发）模式。
CSCRx.BCD：突发时钟分频器。如果外部突发Flash最大频率低于HCLK，则需要分频。
CSCRx.PME：页模式仿真。当置位时，在突发传输中地址线会保持变化，模拟页模式RAM的行为；清零时，只有第一次访问输出地址（LBA有效），后续地址在芯片内部递增。
CSCRx.BCS：突发芯片选择。控制CS信号在突发序列中的行为。

典型连接与配置流程：

硬件连接：将突发Flash的CE#连接到CS0，OE#连接到EIM的OE，WE#连接到EB0（或EB1），ADV#连接到LBA，CLK连接到BCLK，RY/BY#（或类似就绪信号）连接到ECB（如果需要提前终止突发）。
初始化配置：
- 根据Flash数据手册确定其支持的最大突发时钟频率。如果低于HCLK，设置BCD分频。
- 设置SP=1使能同步模式。
- 根据Flash特性决定是否设置PME。大多数突发Flash希望PME=0，由内部地址计数器管理突发序列。
- 配置合适的读等待状态（WSC），这通常针对突发序列的第一个访问（长延迟）。
- 使能全局BCM。
调试技巧：
- 最初可以先禁用突发模式（SP=0），以异步模式访问Flash，确保基本的读写功能正常。
- 启用突发模式后，使用逻辑分析仪或示波器抓取BCLK、LBA、地址线和数据线的波形。检查第一个访问周期（LBA有效）的时序是否符合Flash要求，后续的BCLK周期数据是否稳定建立。
- 常见问题：突发读取的数据错位。这通常是因为字节序（Endianness）或数据总线连接错误。ARM920T可以工作在大端或小端模式，需要与Flash的数据组织方式匹配。检查D[31:0]与Flash的DQ[31:0]连接顺序。

3.4 利用EB信号模拟精确的写使能时序

手册中提到，EIM本身的WE信号（对应R/W信号的反相？实际上EIM可能不直接提供WE）时序不可精细控制。但许多存储器（如某些SRAM、FPGA配置接口）对WE的脉冲宽度有严格要求。此时，可以利用EB[3:0]信号，通过配置WEA和WEN位来生成符合要求的写使能信号。

原理：将一个未用于字节使能的EB引脚（例如，如果你的设备是16位，只用了EB2和EB3，那么EB0或EB1就可以复用）配置为写使能。通过WEA（写使能扩展）和WEN（写使能负脉冲）控制其相对于CS和地址建立的时序。

配置示例：将EB1配置为连接到16位SRAM的WE#信号，要求WE#脉冲宽度为2个HCLK周期。

在CSCR中，设置BEM=1（EB仅在写时有效）。
设置WEA=1，延长写使能有效时间。
设置WEN为合适的值，以控制负脉冲的宽度。具体值需要参考手册时序图计算，通常WEN与WSC共同决定。
确保在硬件上，将EB1引脚连接到存储器的WE#输入。

注意事项：使用EB作为WE时，务必确保该EB引脚对应的数据字节段（例如EB1对应D[23:16]）在写操作时确实包含有效数据，或者存储器忽略未使用的数据线。否则可能写入错误数据。

4. 中断与EIM协同工作：一个完整的系统初始化案例

让我们整合中断和EIM，为一个假设的系统进行初始化。该系统包含：

一个16位SRAM（连接CS2），用于存放数据。
一个UART（假设其内存映射寄存器在CS3空间），产生接收中断（源44）。
一个系统定时器（SysTick），产生周期中断（源8）。

初始化代码框架：

void System_Init(void) { // 1. 初始化时钟系统（PLL、HCLK等），此处省略 // ... // 2. 初始化EIM - 配置SRAM (CS2) EIM_SRAM_Init(); // 函数定义见3.2节 // 3. 初始化EIM - 配置UART所在片选(CS3)，假设UART是8位设备，映射到0x0C000000 // 配置CS3为8位端口，合适的等待状态。 // CSMR3 = 0x0C000000 & ... ; CSCR3 = ... (DSZ=1, 8-bit) // 4. 初始化外设：UART、定时器（设置工作模式，但先不使能中断） UART_Init(); SysTick_Init(); // 5. 配置中断控制器(AITC) // 5.1 设置中断优先级 Interrupt_Priority_Init(); // 函数定义见2.2.1节，设置UART高优先级，定时器低优先级 // 5.2 设置中断类型：UART为IRQ，定时器为IRQ（假设） // INTTYPEH/L寄存器，将对应源的位置0（0=IRQ, 1=FIQ） INT_TYPE_REG &= ~((1<<(44-32)) | (1<<8)); // 假设源44在INTTYPEH，源8在INTTYPEL // 5.3 使能中断源 // 方法一：直接写INTENABLE寄存器 INT_ENABLE_REG |= (1<<(44-32)) | (1<<8); // 使能源44和8 // 方法二：使用INTENNUM原子操作（推荐，避免竞态条件） // INTENNUM = 44; INTENNUM = 8; // 5.4 初始化NIMASK，默认允许所有优先级中断 NIMASK = 0; // 0表示不屏蔽任何优先级 // 6. 在CPSR中全局使能IRQ（和FIQ，如果需要） __asm volatile ("MSR CPSR_c, #0x5F"); // 进入System模式，并清除I位和F位（0x5F） // 或者使用编译器内置函数：__enable_irq(); // 7. 最后，使能外设的中断产生功能 UART_Enable_RX_Interrupt(); SysTick_Enable_Interrupt(); }

中断服务程序框架：

// 假设的向量表跳转，最终会调用IRQ_Handler void __irq IRQ_Handler(void) { unsigned int vector = (NIVECSR >> 16) & 0xFFFF; unsigned int priority = NIVECSR & 0xFFFF; if (vector >= 64) { // 无有效中断，可能是错误或强制中断，处理错误 return; } switch (vector) { case 44: // UART中断 // 可以在这里读取NIPRILVL，实现可重入中断逻辑 // unsigned int old_mask = NIMASK; // NIMASK = priority; // 屏蔽同级及更低优先级中断 // __asm("MSR CPSR_c, #0x1F"); // 切换到系统模式，开中断（需仔细设计） UART_Handle_Interrupt(); // 恢复NIMASK等操作 break; case 8: // 系统定时器中断 SysTick_Handle_Interrupt(); break; default: // 未知中断处理 break; } // 具体的外设ISR需要清除该外设的中断挂起位 }

5. 常见问题排查与调试经验实录

在调试中断和EIM时，以下是我踩过的一些坑和总结的技巧：

5.1 中断相关问题

问题1：中断根本进不去。

检查清单：
1. CPSR的I/F位：确认在启动代码或主函数中清除了CPSR的I位（对于IRQ）或F位（对于FIQ）。使用调试器查看CPSR值。
2. 外设中断使能：外设模块本身有中断使能位（如UART控制寄存器中的接收中断使能位），你使能了吗？
3. AITC使能：INTENABLEH/L寄存器对应位是否置1？
4. 中断类型：INTTYPEH/L寄存器是否正确设置（IRQ/FIQ）？
5. 中断标志：外设的中断标志是否被置起？有些外设需要先清除某个状态位才能产生中断。
6. 向量表：确保异常向量表（通常位于0x00000000）正确设置，并且IRQ的向量地址（0x00000018）处存放的是正确的跳转指令（如LDR PC, [PC, #-0xFF0]或直接跳转到IRQ_Handler）。
7. 栈指针：IRQ模式有自己的栈指针（SP_irq），在初始化阶段是否正确设置了？栈空间是否足够？

问题2：中断能进去，但只进一次，或者无法嵌套/抢占。

检查清单：
1. 中断标志清除：这是最常见的原因！你的ISR必须在返回前，清除触发该中断的外设中断标志。如果不清除，中断状态会一直保持，可能导致中断重复进入一次后就被屏蔽，或者影响其他中断。
2. 可重入中断配置：如果希望高优先级中断抢占低优先级，必须按照2.3节的步骤正确配置，特别是NIMASK的更新和处理器模式的切换。一个简单的测试方法是，在低优先级ISR中执行一个长延时循环，看高优先级中断是否能打断它。
3. 中断优先级设置：确认NIPRIORITY寄存器设置正确，并且你理解硬件编号优先级和软件优先级的区别。

问题3：读取NIVECSR总是得到0xFFFF。

原因：这说明当前没有有效的、已使能且未被屏蔽的IRQ挂起。检查INTSRCH/L（中断源寄存器）看看硬件中断信号是否真的进来了。检查NIPNDH/L（中断挂起寄存器）看看中断请求是否通过了使能过滤。这有助于定位问题是出在外设、AITC使能，还是优先级屏蔽环节。

5.2 EIM相关问题

问题1：读写外部存储器数据错误。

检查清单：
1. 电气连接：首先用万用表或示波器检查地址线、数据线、片选、读写控制线的连接是否牢固，有无短路/断路。
2. 时序配置：等待状态（WSC/WWS）不足是首要怀疑对象。用示波器测量CS#下降沿到数据有效的时间，是否满足存储器的tACC要求。如果不满足，增加WSC。
3. 总线宽度（DSZ）：配置是否正确？32位CPU访问8位设备需要4个周期，你的程序是否处理了这种转换？数据是否在正确的字节通道上？
4. 字节序（Endianness）：处理器是大端还是小端模式？存储器是大端还是小端组织？数据线连接是D0-D7接数据线低8位，还是D24-D31？这会导致字节顺序错乱。
5. 地址对齐：EIM不支持非对齐访问。确保你的访问地址是数据大小对齐的（8位任意，16位地址bit0=0，32位地址bit[1:0]=0）。

问题2：使用突发模式读取Flash，系统不稳定或数据错误。

检查清单：
1. 时钟频率：BCLK的频率（经过BCD分频后）是否超过Flash支持的最大突发时钟频率？
2. 第一个访问周期时序：突发模式的第一个访问（LBA有效）是异步时序，其延迟由WSC控制。确保这个时序满足Flash的参数tACC。
3. ECB信号：如果Flash通过ECB提前终止突发，你是否正确处理了这种情况？EIM在收到ECB后会终止当前突发，下一个访问会重新开始一个长周期。
4. PME设置：根据Flash数据手册正确设置PME位。错误的设置可能导致地址线行为不符合Flash预期。
5. 信号完整性：高频的BCLK信号可能受到板级布线影响，产生振铃或反射。检查BCLK信号质量。

问题3：将CS引脚配置为GPIO输出后，无法控制电平。

检查清单：
1. CSEN位：必须清除（0）才能将CS引脚用于GPIO输出。
2. GPIO复用配置：CS引脚是与其他功能复用的（通常是GPIO Port A）。你需要通过GIUS_A（GPIO In Use Register）和GPR_A（General Purpose Register）将其配置为GPIO功能。参考手册表11-3。
3. 数据方向：配置为GPIO后，还需要通过Port A的数据方向寄存器（DDIR_A）将其设置为输出。
4. 输出数据寄存器：最后，通过Port A的数据寄存器（DR_A）来控制输出电平。