张小明
前端开发工程师
凌晨两点，实验室的示波器还亮着。波形图上那个异常的CLKREQ#信号让我意识到——又遇到时钟电源管理的坑了。上次是设备唤醒失败，这次是链路训练不稳定。问题都指向同一个方向：PCIE的时钟电源管理机制没吃透。
PCIE设备不是一直满功率运行的。想象一下笔记本的PCIE网卡，不传数据时还全速跑时钟，电池哪受得了。于是PCIE规范搞了一套时钟电源管理（Clock Power Management），让设备在空闲时能把部分时钟关掉省电。
关键就在CLKREQ#这个信号上。这个低电平有效的信号是设备发给系统的“我要时钟”申请。设备想省电时就拉高CLKREQ#，告诉RC（Root Complex）：“老哥，时钟可以关了”。系统收到信号，等条件合适就把参考时钟停掉。
坑一：CLKREQ#的时序没对齐
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