FPGA交通灯控制系统：从基础设计到带紧急按键与倒计时显示的3大功能扩展

FPGA交通灯控制系统：从基础设计到三大功能扩展实战

在数字系统设计领域，交通灯控制系统作为经典的教学案例，涵盖了状态机、时序控制、外设驱动等核心知识点。本文将从一个基础交通灯控制方案出发，逐步实现紧急按键响应、倒计时显示优化和模块化设计三大功能扩展，为已完成基础实验的开发者提供进阶实践指南。

1. 系统架构设计与基础功能实现

交通灯控制系统的核心是一个有限状态机（FSM），它定义了红绿灯的状态转换逻辑。典型的十字路口交通灯包含东西和南北两个方向，每个方向有红、黄、绿三种灯状态。基础系统的VHDL实体声明如下：

entity traffic_light is port ( clk : in std_logic; -- 50MHz主时钟 reset : in std_logic; -- 异步复位 -- 交通灯输出 (RGB格式) light_ns : out std_logic_vector(2 downto 0); -- 南北方向 light_ew : out std_logic_vector(2 downto 0) -- 东西方向 ); end entity;

基础状态机通常包含四个主要状态：

• S0：南北绿灯，东西红灯（持续20秒）
• S1：南北黄灯，东西红灯（持续5秒）
• S2：南北红灯，东西绿灯（持续20秒）
• S3：南北红灯，东西黄灯（持续5秒）

状态转换通过计数器控制，每个时钟周期计数器递增，达到预设时间后切换到下一状态。基础状态机的进程实现如下：

process(clk, reset) begin if reset = '1' then current_state <= S0; counter <= 0; elsif rising_edge(clk) then counter <= counter + 1; case current_state is when S0 => if counter >= 20*CLK_PER_SEC then current_state <= S1; counter <= 0; end if; when S1 => -- 其他状态类似... end case; end if; end process;

2. 紧急按键功能的高级实现方案

紧急车辆优先通行是实际交通系统中的重要功能。我们通过special输入信号实现这一功能，当该信号激活时：

1. 所有方向亮红灯
2. 倒计时显示器闪烁警示
3. 正常计时暂停

紧急信号处理电路设计要点：

• 采用同步消抖电路处理按键输入，避免机械抖动导致误触发
• 紧急状态下的红灯控制应具有最高优先级
• 退出紧急状态后，系统应恢复原有状态继续运行

改进后的状态机进程需增加紧急状态判断：

process(clk, reset) begin if reset = '1' then -- 初始化... elsif rising_edge(clk) then -- 消抖处理后的紧急信号 if debounced_special = '1' then emergency_flag <= '1'; counter <= 0; end if; if emergency_flag = '1' then -- 紧急状态处理 light_ns <= "100"; -- 红灯 light_ew <= "100"; -- 红灯 -- 数码管闪烁逻辑 if blink_counter < BLINK_HALF_PERIOD then display <= "00000000"; -- 全灭 else display <= normal_display; end if; -- 退出紧急状态条件 if debounced_special = '0' and emergency_hold = 0 then emergency_flag <= '0'; end if; else -- 正常状态机逻辑... end if; end if; end process;

注意：紧急状态退出后应考虑状态恢复策略，常见方案有：

1. 立即恢复中断前的状态继续计时
2. 完成当前相位后转入下一状态
3. 重置为默认初始状态

3. 倒计时显示优化与数码管驱动

基础设计中，倒计时显示常存在十位不必要的"0"（如显示"05"而非"5"）。优化方案是通过条件判断消除十位的零显示。

数码管驱动架构：

1. BCD转换模块：将倒计时数值转换为十位和个位
2. 零抑制逻辑：判断十位是否为零
3. 动态扫描驱动：交替点亮十位和个位数码管

优化后的数码管驱动代码段：

process(clk) variable temp_ten, temp_unit : integer range 0 to 9; begin if rising_edge(clk) then -- 计算十位和个位 temp_ten := count_value / 10; temp_unit := count_value mod 10; -- 零抑制处理 if scan_select = '0' then -- 个位显示 digit <= temp_unit; else -- 十位显示 if temp_ten = 0 then digit <= 10; -- 不显示 else digit <= temp_ten; end if; end if; -- 数码管段选译码 case digit is when 0 => segments <= "0111111"; -- 其他数字译码... when others => segments <= "0000000"; -- 不显示 end case; -- 位选切换 scan_select <= not scan_select; end if; end process;

数码管动态扫描频率建议保持在60Hz以上（每帧约16ms），以避免肉眼可见的闪烁。对于50MHz系统时钟，分频计数器可设置为：

分频系数 = 50,000,000 / (60 * 2) ≈ 416,667

4. 模块化设计与代码复用

随着功能增加，单一文件包含所有逻辑会降低代码可维护性。我们将系统分解为多个功能模块：

1. 顶层模块（traffic_top）：端口定义与模块互联
2. 核心控制器（traffic_ctrl）：状态机与计时逻辑
3. 显示驱动（display_drv）：数码管扫描与译码
4. 紧急处理（emergency_ctrl）：特殊信号处理

模块接口定义示例：

-- 核心控制器模块 entity traffic_ctrl is port ( clk : in std_logic; reset : in std_logic; special : in std_logic; light_ns : out std_logic_vector(2 downto 0); light_ew : out std_logic_vector(2 downto 0); count_val : out integer range 0 to 99; emergency : out std_logic ); end entity; -- 显示驱动模块 entity display_drv is port ( clk : in std_logic; value : in integer range 0 to 99; emergency: in std_logic; segments : out std_logic_vector(6 downto 0); digit_sel: out std_logic ); end entity;

参数化设计技巧：

使用VHDL的generic特性使模块可配置：

entity traffic_ctrl is generic ( G_TIME_GREEN : integer := 20; -- 绿灯时间 G_TIME_YELLOW: integer := 5; -- 黄灯时间 G_CLK_FREQ : integer := 50_000_000 -- 时钟频率 ); port ( -- 端口定义... ); end entity;

在顶层模块中实例化并连接各子模块：

-- 时钟分频模块实例化 clk_div: entity work.clock_divider generic map ( DIVISOR => CLK_DIV_VALUE ) port map ( clk_in => clk, clk_out => clk_1hz ); -- 核心控制器实例化 ctrl: entity work.traffic_ctrl generic map ( G_TIME_GREEN => 20, G_TIME_YELLOW => 5 ) port map ( clk => clk_1hz, reset => reset, special => special, light_ns => light_ns, light_ew => light_ew, count_val=> count_value, emergency=> emergency_flag );

5. 系统验证与仿真分析

功能扩展后的系统需要通过仿真验证各模块协同工作。我们设计三层验证策略：

1. 单元测试：单独验证每个模块功能
2. 集成测试：验证模块间接口与时序
3. 系统测试：完整功能验证

关键测试场景：

• 正常状态转换时序
• 紧急信号触发与恢复
• 倒计时显示边界条件（特别是10→9过渡）
• 零抑制功能验证

仿真测试平台（Testbench）示例结构：

architecture tb of traffic_tb is -- 组件声明与信号定义... begin -- 被测设计实例化 dut: entity work.traffic_top port map (...); -- 时钟生成 clk_gen: process begin clk <= '0'; wait for 10 ns; clk <= '1'; wait for 10 ns; end process; -- 测试序列 stimulus: process begin reset <= '1'; special <= '0'; wait for 100 ns; reset <= '0'; -- 测试正常序列 wait for 200 sec; -- 测试紧急信号 special <= '1'; wait for 50 ns; special <= '0'; wait for 10 sec; -- 其他测试场景... end process; end architecture;

功能覆盖点检查表：

覆盖点	验证方法	预期结果
正常状态转换	观察波形状态变化	按预设时间准确切换
紧急信号响应	触发special信号	立即全红，计时暂停
倒计时显示	检查数码管输出	十位零正确抑制
紧急状态显示	激活emergency	数码管按1Hz频率闪烁
状态恢复	取消emergency	恢复中断前的状态

6. 硬件实现与调试技巧

完成仿真验证后，将设计下载到FPGA开发板进行实际测试。常用调试手段包括：

1. SignalTap逻辑分析仪：实时捕获内部信号
2. 虚拟IO控制台：通过JTAG动态控制输入
3. 性能计数器：测量关键路径时序余量

常见问题与解决方案：

1. 显示闪烁问题：

   • 检查数码管扫描频率（建议50-100Hz）
   • 确认位选信号切换同步

2. 紧急响应延迟：

   • 优化消抖电路参数
   • 检查special信号的同步处理

3. 计时不准确：

   • 验证时钟分频电路
   • 检查计数器位宽是否足够

4. 状态机锁死：

   • 添加看门狗定时器
   • 实现安全状态恢复机制

资源优化建议：

1. 共用计数器资源
2. 使用二进制编码替代独热码（小规模设计）
3. 时分复用显示逻辑
4. 优化状态编码减少触发器使用

-- 资源共享示例：倒计时计算 process(current_state, counter) begin case current_state is when S0 => count_ns <= 20 - counter/CLK_PER_SEC; count_ew <= 25 - counter/CLK_PER_SEC; when S1 => -- 其他状态计算... end case; end process;

通过本文介绍的三阶段功能扩展，基础交通灯控制系统已升级为具备紧急响应、友好显示和模块化架构的实用系统。这种渐进式改进方法可应用于更复杂的数字系统设计，每个扩展点都对应着实际工程中的常见需求。