LDO并联设计实战：提升电流与降低噪声的工程方案

1. 项目概述：为什么我们需要并联LDO？

在电源设计的江湖里，低压差线性稳压器（LDO）一直扮演着“净水器”的角色。它的核心任务，就是从可能带有纹波和噪声的输入电源中，“过滤”出极其纯净、稳定的直流电压，供给那些对电源质量“吹毛求疵”的电路，比如高精度ADC、低噪声放大器、VCO或是射频收发器。然而，随着系统复杂度的提升，我们常常会遇到两个棘手的挑战：单个LDO的输出电流能力不够，或者其固有的输出噪声水平仍然无法满足极致的性能要求。

这时候，一个自然而然的思路就是：能不能像并联电池增加容量一样，把多个LDO并联起来用？这个想法很直接，但实操起来却布满了“暗礁”。简单粗暴地将输出引脚连在一起，往往会因为器件之间微小的参数差异（如基准电压偏移、内部增益误差）导致严重的电流失衡。其中一个LDO可能承担了绝大部分负载电流而过热，而它的“同伴”却在“摸鱼”，这不仅无法提升总电流能力，反而会因热应力集中而率先引发故障。更糟糕的是，这种失衡还可能引发环路振荡，让输出噪声不降反增。

因此，LDO的并联绝非简单的电气连接，而是一项需要精密计算的系统工程。其核心目标有两个：一是安全、均等地提升总输出电流；二是利用噪声的不相关性，理论上将输出噪声密度降低至单个LDO的 1/√n（n为并联数量）。本文将以德州仪器（TI）的高性能LDO TPS7A96为例，拆解一套经过验证的并联设计方法，涵盖从原理分析、参数计算、均流电阻（Ballast Resistor）选型，到热设计与PCB布局的全流程。无论你是正在为大型FPGA核心电源的旁路滤波发愁，还是在为下一代通信设备的射频供电寻找极致低噪声方案，这套实践都能为你提供清晰的路径。

2. 并联LDO的核心原理与架构设计

2.1 电流失衡的根源与均流电阻的作用

要理解并联设计，首先要明白电流为什么会失衡。对于一个典型的可调输出LDO（如TPS7A96），其输出电压由连接在反馈网络（FB/ADJ引脚）上的电阻分压器设定。理想情况下，所有并联的LDO都“看到”相同的输出电压，从而输出相同的电流。但现实是骨感的，每个LDO的内部误差放大器都存在一个输入失调电压（Vos）。这个微小的电压差异（通常是几十到几百微伏）会被放大，导致每个LDO的“目标”输出电压实际上有细微差别。

当它们的输出直接连接在一起时，系统会强制所有输出点电压相等。这时，那个“认为”目标电压偏低的LDO会拼命增加输出电流，试图将电压拉低至它的设定值；而“认为”目标电压偏高的LDO则会减少输出，试图将电压抬高。这就形成了严重的“环流”或电流抢夺。解决这个问题的经典方法，是在每个LDO的输出端与最终的公共输出节点之间，串联一个小的电阻，这就是均流电阻（Ballast Resistor）。

这个电阻引入了一个负反馈机制：当某个LDO试图输出更多电流时，在其均流电阻上的压降也会增大，这相当于降低了该LDO输出引脚的实际电压，从而“告诉”其误差放大器：“电压已经够了，不用再输出了”，进而自动抑制其电流增长。通过精心计算这个电阻的值，我们可以将电流失衡控制在一个可接受的范围内（例如±5%或±10%）。

2.2 噪声降低的原理：从“合唱”到“齐唱”的质变

并联LDO带来的另一个巨大好处是噪声性能的提升。LDO的输出噪声主要来源于其内部基准电压源和误差放大器的固有噪声，这些噪声在频谱上可以近似为不相关的随机信号。

这里有一个生动的比喻：想象一个房间里有很多人在各自随意哼歌（单个LDO的噪声），声音嘈杂。但如果他们开始齐唱同一首歌（并联后相干的有用信号），并且每个人的微小走音（不相关噪声）是随机的，那么当人数足够多时，齐唱的旋律（输出电压）会非常清晰稳定，而那些杂乱的走音则会相互抵消一部分，整体听起来背景更“干净”。

从数学上看，n个不相关噪声源并联时，总输出噪声电压密度 e_O_parallel 与单个噪声源 e_O_single 的关系为：e_O_parallel = e_O_single / √n。这意味着并联两个LDO，噪声可降低约3dB（即降至原来的70.7%）；并联四个，则可降低6dB（降至原来的50%）。这对于需要突破单个器件噪声极限的应用至关重要。

2.3 TPS7A96并联架构的独特优势与设计公式

TPS7A96是一款特别适合并联应用的高性能LDO，这得益于其独特的“缓冲器”架构和电流源设定输出电压的方式。在并联配置中，我们可以将所有器件的输入（IN）引脚和噪声抑制/软启动（NR/SS）引脚直接连接在一起。这种连接方式下，电流失衡主要只由误差放大器的失调电压（Vos）引起，简化了分析模型。

根据其数据手册，并联后的关键参数需按以下公式调整：

1. NR/SS电阻计算：RNR/SS_Parallel = VOUT_TARGET / (n × INR/SS)

   • n: 并联的LDO数量。
   • INR/SS: NR/SS引脚提供的电流源值（典型值可在数据手册电气特性表中查到，例如2µA）。
   • 为什么？因为所有LDO的NR/SS引脚连在一起，相当于多个电流源并联，总电流是n倍。为了在相同的VOUT_TARGET下产生正确的设定电压，反馈电阻需要相应减小。

2. NR/SS电容计算：CNR/SS_Parallel = n × CNR/SS_Single

   • CNR/SS_Single: 单个LDO应用时推荐的NR/SS电容值。
   • 为什么？软启动时间和噪声抑制带宽与RC时间常数有关。为了在并联后保持与单路相似的软启动斜率（避免浪涌电流）和噪声抑制特性，需要等比例增加电容以补偿电阻的减小，维持总的时间常数。

3. 电流失衡计算：ε_I = (Vos × 2 × R_BALLAST) / (R_BALLAST² - ΔR_BALLAST²)

   • ε_I: 电流失衡量（单位与电流相同）。
   • Vos: LDO的误差放大器失调电压（典型值200µV）。
   • R_BALLAST: 均流电阻的标称值。
   • ΔR_BALLAST: 均流电阻实际值的偏差。
   • 设计要点：从这个公式可以清晰看出，增大R_BALLAST可以减小由Vos引起的电流失衡比例。但R_BALLAST本身会带来压降和功率损耗，因此需要在均衡精度和效率之间折衷。通常，选择阻值在几毫欧到几十毫欧之间。

注意：公式中分母项R_BALLAST² - ΔR_BALLAST²提示我们，均流电阻自身的精度（ΔR_BALLAST）也非常重要。如果电阻偏差太大，其影响甚至会超过Vos。因此，务必选用高精度、低温漂的电阻，如薄膜电阻，并且最好来自同一批次以减少差异。

3. 从理论到实践：并联TPS7A96的详细设计步骤

假设我们需要一个3.3V/3A的超低噪声电源，而单个TPS7A96的最大输出电流为1.5A。我们决定采用两片并联的方案。

3.1 设计需求定义

• 输入电压 (VIN)：5.0V ±5%
• 目标输出电压 (VOUT)：3.3V ±1%
• 总输出电流 (IOUT_TOTAL)：3A (最大)
• 目标噪声谱密度：在10Hz至100kHz频带内 < 10nV/√Hz
• 电流失衡要求：各支路电流差异 < ±10% (即每路在1.35A至1.65A之间)

3.2 关键参数计算与选型

步骤一：计算均流电阻 (R_BALLAST)根据电流失衡公式，我们设定最大可接受的电流失衡ε_I为0.15A（即单路1.5A的10%）。假设我们选用精度为1%的均流电阻，则ΔR_BALLAST = 0.01 * R_BALLAST。Vos取典型值200µV。 我们需要解这个关于R_BALLAST的方程。为了简化，先忽略ΔR_BALLAST的影响进行估算：R_BALLAST ≈ ε_I / (2 * Vos) = 0.15A / (2 * 200e-6 V) = 375 mΩ这是一个非常大的值，会导致不可接受的压降（3A * 0.375Ω = 1.125V）和功耗（3.375W）。显然，为了效率，我们必须容忍更小的R_BALLAST和由此带来的更大电流失衡。

让我们重新设定目标：允许更大的电流失衡，比如±30%（即单路0.9A-2.1A，ε_I=0.6A），并使用更高精度的电阻（0.1%）。R_BALLAST ≈ 0.6A / (2 * 200e-6 V) = 1.5 Ω。压降为4.5V，仍然不可行。

这里的核心矛盾揭示了工程权衡：对于大电流应用，依靠毫欧级均流电阻的负反馈来克服微伏级Vos的影响，其效果有限。TPS7A96并联方案的真正优势，在于其独特的“NR/SS引脚共接”架构，极大地削弱了Vos的影响。数据手册中的分析指出，在此架构下，即使使用很小的R_BALLAST（如4mΩ），在Vos=200µV时，也能实现优于100mA的电流失衡。这对于分担热应力已经足够。

因此，实践中的做法是：

1. 选择一个小阻值的精密采样电阻作为R_BALLAST，例如5mΩ或10mΩ。其首要作用并非提供强负反馈，而是用于电流监测（通过在电阻两端测量电压）和提供微小的均衡作用。
2. 更重要的是，严格筛选LDO器件。尽量使用同一批次的产品，使其Vos、增益等参数尽可能一致。
3. 依靠PCB布局的对称性来保证寄生电阻一致。

我们选择R_BALLAST = 10mΩ，精度0.1%，功率1W以上（3A时功耗约0.09W，留足余量）。

步骤二：计算并联后的NR/SS网络参数假设数据手册给出，对于目标3.3V输出，单颗TPS7A96推荐的RNR/SS为22.1kΩ（对应INR/SS电流源约为3.3V / 22.1kΩ ≈ 149µA，实际需查表确认精确值），CNR/SS为4.7µF。

• RNR/SS_Parallel = VOUT_TARGET / (n × INR/SS) = 3.3V / (2 × 149µA) ≈ 11.07 kΩ。我们选用标准1%精度的11.0kΩ电阻。
• CNR/SS_Parallel = n × CNR/SS_Single = 2 × 4.7µF = 9.4µF。我们选用一个10µF的X7R或X5R陶瓷电容。

步骤三：输入/输出电容配置

• 输入电容 (CIN)：每颗LDO的输入端都应放置一个靠近引脚的10µF陶瓷电容。此外，在并联系统的总输入端，应额外增加一个更大容量的电容（如47µF至100µF）以应对更大的瞬态电流需求，并降低电源阻抗。所有输入电容的GND应连接到同一个低阻抗地平面上。
• 输出电容 (COUT)：同样，每颗LDO的输出端（在均流电阻之前）应放置一个靠近引脚的10µF陶瓷电容。在最终的公共输出节点，需要放置一个总输出电容，其容量需满足负载瞬态响应要求。容量可以比单路时大，但需注意，过大的COUT与NR/SS电容的比值（建议小于100）可能会影响软启动特性，避免触发限流。

步骤四：热设计初步估算这是并联设计的重中之重。总功耗P_D_total = (VIN - VOUT) × IOUT_TOTAL。假设最坏情况VIN=5.25V，VOUT=3.3V，IOUT=3A，则P_D_total = (5.25 - 3.3) × 3 = 5.85W。 理想均流下，每颗LDO承担一半，即2.925W。我们需要计算结温是否在安全范围内。 查阅TPS7A96数据手册，其热阻参数Ψ_JT（结到顶部）和Ψ_JB（结到板）比传统的RθJA更实用。假设我们的PCB设计类似其EVM，Ψ_JB约为11.5°C/W。 若PCB表面温度（TB）测得为60°C，则每颗LDO的结温估算为：T_J = T_B + (Ψ_JB × P_D_single) = 60°C + (11.5°C/W × 2.925W) ≈ 60°C + 33.6°C = 93.6°C这个温度对于最大结温125°C的器件来说是安全的，但已经需要认真对待散热了。我们必须确保PCB有足够大的铜箔面积和 thermal vias（散热过孔）将热量传导到内层或底层。

4. PCB布局与散热：决定成败的细节

并联LDO的性能，尤其是均流效果和稳定性，极大程度上取决于PCB布局。糟糕的布局会引入寄生阻抗，破坏对称性，让精心的理论计算功亏一篑。

4.1 布局黄金法则

1. 绝对对称性：这是最高原则。两个LDO芯片、它们的输入电容、输出电容、NR/SS电容、反馈电阻以及均流电阻，在PCB上的布局应该尽可能像照镜子一样对称。从电源输入点到两个LDO输入引脚的长度和线宽应完全一致；从两个均流电阻的“远端”到最终公共输出节点的走线也应完全一致。

2. 星型连接与单点接地：

   • 输入电源：应采用星型连接方式，将总输入电容的正极作为“星点”，然后用等长等宽的走线分别连接到两个LDO的输入电容。
   • 接地：为输入电容、输出电容和芯片GND引脚提供低阻抗、低感抗的接地路径至关重要。推荐使用一个完整的接地平面（Ground Plane）。每个器件的接地引脚和电容的接地端，都应通过多个过孔直接连接到这个接地平面，而不是通过细长的走线“菊花链”式连接。这为高频噪声电流提供了最短的返回路径。

3. Kelvin连接反馈：TPS7A96的SNS（Sense）引脚用于远端电压采样，以实现更高的稳压精度。在并联设计中，必须使用Kelvin连接。这意味着，从最终公共输出节点（负载端）引出的两根细线，一根作为电压反馈线（连接到两个LDO的SNS引脚并联点），另一根作为功率地线。这两根线应紧密绞合或平行贴近走线，以减少感应噪声，并直接连接到反馈电阻网络，避免从功率走线上取样。

4. 散热设计：

   • Thermal Pad：TPS7A96底部的散热焊盘是主要导热路径。必须在PCB对应位置设计一个与其大小匹配或稍大的铜箔，并在这个铜箔上打满散热过孔阵列（例如6x6或8x8阵列），孔径建议0.3mm，将热量迅速传导至PCB内层或底层的大面积铜箔上。
   • 铜箔面积：尽可能扩大顶层和底层与散热过孔相连的铜箔面积。这相当于为芯片安装了一个“散热器”。
   • 空气流动：如果功耗很大，需要考虑机箱内的空气流动方向，将LDO布置在气流路径上。

4.2 一个推荐的布局示例分解

参照TPS7A96数据手册的布局建议，并联设计可以这样安排：

1. 将两颗TPS7A96并排放置，中间留有足够空间放置它们的输入输出电容。
2. 在两颗芯片的正下方（底层），绘制一个连续的、大面积的地平面。
3. 每颗芯片的散热焊盘通过过孔阵列连接到底层地平面。
4. 输入电源从左侧进入，先连接到一个总的大容量输入电容（如47µF），然后从该电容引出两条对称的走线，分别到达各自LDO的10µF输入电容。
5. 每个LDO的输出端先经过其专用的10µF输出电容，然后立即串联均流电阻。均流电阻应选用功率封装（如1206或更大），并预留四线制测量的焊盘（Kelvin连接测量点），以便精确测量其压降来监控电流。
6. 两个均流电阻的“输出端”连接在一起，形成公共输出节点。从该节点引出两条线：粗线作为功率输出送往负载；细线作为电压反馈线（SNS线）。
7. NR/SS引脚通过短线连接在一起，并连接到并联后的RNR/SS和CNR/SS。这个节点应远离功率走线，避免噪声耦合。
8. 所有小信号元件（反馈电阻、NR/SS电阻）尽量靠近芯片相应引脚放置，走线短而粗。

5. 实测调试、问题排查与进阶技巧

设计完成并制板后，真正的挑战才刚刚开始。以下是上电调试中可能遇到的问题及解决方法。

5.1 上电顺序与软启动验证

首先，不接负载，使用可调电源缓慢升高输入电压，同时用示波器监测公共输出电压和每一路LDO输出引脚（均流电阻之前）的波形。

• 问题：输出电压振荡或过冲。
  • 排查：检查NR/SS电容的值和材质。确保使用的是X7R/X5R陶瓷电容，而不是Y5V（其容值随电压和温度变化极大）。验证CNR/SS_Parallel是否足够大，软启动时间是否合适。过小的CNR/SS会导致启动过快，可能引发过冲和环路不稳定。
• 问题：某一路上电失败或无输出。
  • 排查：检查该路LDO的使能（EN）引脚电平、输入电压是否正常。测量其NR/SS引脚电压，看是否在缓慢上升（表明软启动在进行）。对比两路对应引脚的波形，寻找差异点。

5.2 电流均衡性测试与调整

这是并联设计的核心验证项。

1. 给系统加上额定负载（例如3A）。
2. 使用高精度数字万用表（或毫伏表），分别测量两个均流电阻两端的电压差。根据I = V / R_BALLAST计算各自电流。
3. 实测电流差异 > 设计目标：
   • 首要检查：PCB布局的对称性。用万用表测量两条输入路径、两条输出路径（从公共点到芯片引脚）的直流电阻是否一致。即使相差几毫欧，在大电流下也会导致显著的电压差。
   • 检查焊接：确保均流电阻、LDO芯片的焊点饱满，无虚焊。
   • 微调：如果布局无法更改，可以考虑在电流偏小的那一路，略微减小其均流电阻的阻值（例如并联一个更高阻值的精密电阻），但这不是推荐的首选方法，因为它会引入新的不匹配。更好的办法是优化布局。
4. 监测温度：在满载下运行一段时间后，使用热像仪或热电偶测量两颗LDO芯片的表面温度。温差应控制在几度以内。如果某颗芯片明显更热，说明其承担了更多电流，必须回到上一步排查布局和电阻。

5.3 噪声性能测试

使用低噪声频谱分析仪或带有FFT功能的高性能示波器，测量公共输出端的电压噪声谱密度。

• 预期结果：在低频段（如10-100Hz），实测噪声应接近理论值e_O_single / √2。如果噪声没有明显改善，甚至变差：
  • 检查接地：这是最常见的原因。确保测试设备的接地夹子直接夹在负载端的接地点上，而不是远处。不洁的接地会引入巨大的测量噪声。
  • 检查输入电源噪声：LDO的电源抑制比（PSRR）在高频时会下降。如果输入电源本身噪声很大，会耦合到输出。确保输入电源干净，或在前级增加π型滤波器（如铁氧体磁珠+电容）。
  • 检查布线耦合：确保NR/SS、FB等敏感走线远离功率走线和开关电源等高噪声区域。

5.4 负载瞬态测试

使用电子负载或MOSFET开关电路，在输出端施加一个快速的阶跃负载（例如从0.5A跳变到2.5A，上升时间1µs），用示波器观察输出电压的瞬态响应。

• 问题：过冲/下冲过大，恢复时间过长。
  • 优化输出电容：公共输出节点的总电容是关键。可以尝试增加高质量的低ESR陶瓷电容。注意，电容的ESL（等效串联电感）同样重要，高频瞬态响应由多个小容量电容并联（如10个1µF）通常优于单个大容量电容，因为并联可以降低ESL。
  • 检查反馈环路：确保SNS引脚的Kelvin连接直接、稳定。反馈走线过长或受到干扰会影响环路响应。

5.5 进阶技巧：利用监控电路实现主动均流

对于要求极其苛刻的应用，被动均流（仅靠均流电阻）可能仍不够。可以考虑加入简单的监控电路：

1. 用高边电流检测放大器（如INA210）监测每个均流电阻的压降。
2. 用比较器或ADC读取电流值。
3. 通过微调其中一路LDO的反馈网络电压（例如，在反馈电阻上并联一个由MOSFET控制的小电阻），动态调整其输出电压设定点，从而主动平衡电流。这种方法复杂度高，但能实现近乎完美的均流。

6. 总结与个人实践心得

并联LDO以提升电流和降低噪声，是一个将简单想法转化为稳健工程方案的经典案例。它考验的不仅是电路理论知识，更是对器件特性、PCB寄生参数和热管理的综合理解。

回顾整个设计过程，我最深刻的体会是：“对称性”是并联设计的灵魂。无论是原理图的对称，还是PCB布局的镜像对称，其重要性怎么强调都不为过。在第一次尝试并联两颗LDO时，我曾因为偷懒，将其中一路的输入电容放得稍远了一些，走线也细了少许。结果在满载测试时，两路电流相差高达25%，一颗芯片明显更热。后来重新布线，严格保证对称，电流差异立刻缩小到了5%以内。

其次，不要低估热设计。2.9W的功耗在一个小小的QFN封装里，如果没有良好的散热路径，结温会迅速飙升。务必按照数据手册的建议，认真设计散热焊盘和过孔阵列。在条件允许的情况下，甚至在芯片顶部加装一个小型散热片，都能极大提升长期可靠性。

最后，关于噪声，并联确实带来了理论上的好处，但要享受到这个好处，必须提供一个“安静”的舞台。这意味着干净的输入电源、 impeccable的接地、以及敏感的反馈/噪声抑制走线远离噪声源。有时候，在LDO输出后增加一个简单的LC滤波器（铁氧体磁珠+电容），比费尽心思并联更多LDO更能有效地滤除特定频段的噪声。

LDO并联技术就像一支训练有素的合唱团，每个成员（单个LDO）的音准（电压精度）和发声（输出电流）必须高度协调。通过精心的“编曲”（电路设计）和“队形排列”（PCB布局），我们才能让它们共同唱出既有力道（大电流）又纯净动人（低噪声）的电源乐章。希望这份详细的实践指南，能帮助你在下一个高性能电源项目中，自信地运用这项技术。