DRA78x引脚复用实战：从原理到配置的嵌入式设计指南

1. 项目概述：为什么引脚复用是嵌入式设计的“必修课”

在嵌入式硬件设计领域，尤其是面对像德州仪器DRA78x系列这样集成了ARM Cortex-A15、DSP、视频加速器等众多功能的高性能异构SoC时，我们常常会遇到一个核心矛盾：芯片内部集成的功能模块（外设）数量庞大，但芯片封装上可供外部连接的物理引脚数量却是有限的。这就好比一个拥有数十个功能插口的超级工具箱，但对外只留出了十几个物理接口。如何让这有限的接口，灵活地服务于不同的功能需求？答案就是引脚复用。

引脚复用，英文常称为Pin Multiplexing或Pin Muxing，绝非简单的“一引脚多用”。它的本质是通过芯片内部精密的数字开关矩阵，将一个物理引脚连接到多个不同的内部功能模块上。具体连接到哪一个，则由软件通过配置特定的控制寄存器来决定。这项技术是衡量一颗现代SoC设计水平的关键指标，直接决定了芯片的灵活性和应用广度。

以DRA78x系列为例，这颗芯片面向的是高级驾驶辅助系统、车载信息娱乐系统、工业网关等复杂应用。这些场景往往要求同时运行高速视频处理、多路音频编解码、车载网络通信和实时控制。如果没有引脚复用，要为每一个外设信号都分配一个独占的引脚，芯片的封装尺寸和成本将变得无法接受。而通过复用，设计者可以根据产品的具体功能需求，像搭积木一样，将有限的引脚资源“分配”给当前最需要的外设。例如，一个产品可能不需要以太网功能，那么原本用于RGMII接口的引脚，就可以被重新配置为GPIO，用于控制LED或读取按键；或者将原本用于视频输出的引脚，临时切换为多通道音频接口，实现灵活的音频扩展。

因此，读懂芯片数据手册中的“Terminal Configuration and Functions”章节以及“Pin Multiplexing”表格，是硬件工程师和底层驱动工程师的必备技能。这不仅仅是查找引脚编号，更是理解芯片能力边界、进行系统级资源规划和规避设计冲突的基础。接下来，我将以DRA78x的官方资料为蓝本，深入拆解其引脚复用机制、关键外设信号，并分享在实际项目中配置和调试这些引脚的血泪经验。

2. 核心概念解析：从信号描述表到复用控制寄存器

在动手配置之前，我们必须先理解TI文档中两个最核心的表格：信号描述表和引脚复用表。它们的关系是“总-分”关系，前者告诉你芯片“能干什么”，后者告诉你“怎么让它干”。

2.1 信号描述表：芯片的功能清单

你提供的资料片段，例如表4-16到表4-28，都属于信号描述表。这张表回答了最根本的问题：芯片支持哪些外设信号？这些信号叫什么名字？是什么类型（输入、输出、双向）？对应到封装的哪个物理引脚（Ball）上？

以McASP1_ACLKX (McASP1 Transmit Bit Clock)为例，在表中我们看到：

• SIGNAL NAME:mcasp1_aclkx
• DESCRIPTION: McASP1 Transmit Bit Clock
• TYPE:IO(输入/输出)
• BALL:U17

这意味着，在芯片内部，存在一个名为“McASP1”的音频串行端口模块，它有一个发送位时钟信号。这个信号在物理上可以从封装的U17这个球栅引脚引出。但请注意，这仅仅表示该信号可以映射到这个引脚，并不意味着它当前就连接在这个引脚上。信号和引脚的最终连接关系，由复用控制寄存器决定。

另一个关键细节是多Ball映射。例如，mcasp1_axr8这个数据信号，其BALL一栏写着AA14, U15, U9。这表示该信号有三个潜在的物理出口。为什么需要多个？这通常是为了PCB布局的灵活性。AA14、U15、U9可能分布在芯片的不同边或不同区域，PCB设计工程师可以根据走线便利性选择其中一个，然后在软件中配置相应的复用模式，将该信号路由到选定的引脚。这极大地缓解了高速信号布线时的空间压力。

2.2 引脚复用表：功能的调度中心

如果说信号描述表是“能力列表”，那么引脚复用表（你资料中的表4-29）就是“调度手册”。它精确地定义了每一个物理引脚（Ball）可以通过软件配置成哪些具体的功能信号。

这张表的结构需要仔细解读。以BallC12为例，其对应的寄存器是CTRL_CORE_PAD_GPMC_CLK。表中的每一行代表一个引脚，每一列（MUXMODE 0-15）代表该引脚可被配置的一种功能模式。

• MUXMODE 0: 通常是该引脚的主功能。对于C12，Mode 0是gpmc_clk（通用内存控制器时钟）。这是该引脚最常用、性能可能最优的功能。
• MUXMODE 1, 2, 3...: 这些是替代功能。C12的Mode 1是rgmii1_txc（以太网发送时钟），Mode 2是clkout0（时钟输出），Mode 3是dma_evt1（DMA事件输入），Mode 4是gpio1_0（通用输入输出）。
• MUXMODE 15: 通常是Driver off（驱动关闭），即高阻态，常用于引脚未使用时的省电或安全状态。

配置过程就是向CTRL_CORE_PAD_GPMC_CLK这个32位寄存器的[3:0]位（即MUXMODE字段）写入一个0到15的值。例如，写入0x0，C12引脚就作为GPMC时钟工作；写入0x4，它就变成了一个普通的GPIO（gpio1_0）。

这里有一个至关重要的警告，在SDIO和GPIO等章节的CAUTION中反复提及：“The IO timings provided in Section 5.9 ... are only valid if signals within a single IOSET are used.”这是什么意思？IOSET（IO Set）指的是一组为特定功能（如RGMII、MMC）优化过的、在电气特性和时序上能协同工作的引脚配置。如果你混用了不同IOSET的引脚来组成一个外设（例如，从Set A取两个信号，从Set B取三个信号来组成一个McASP），那么官方给出的时序参数可能不再保证，系统可能不稳定。因此，硬件选型和软件配置时必须确保所用引脚属于同一个预定义的IOSET。

2.3 虚拟复用与子系统复用

在引脚复用表的注记中，还提到了两个高级概念：“virtual functions”和“subsystem multiplexing”。这揭示了DRA78x复用系统的多层性。

• 虚拟功能：有时，一个MUXMODE下列出了不止一个信号名（如vin1a_de0和cpi_hsync）。第一个是主导功能，通过CTRL_CORE_PAD_*寄存器选择。其他则是虚拟功能，需要通过另一个寄存器（如CTRL_CORE_ALT_SELECT_MUX）进行二次选择。这提供了更精细的信号路由控制。
• 子系统复用：这是芯片内部更深层次的信号路由。例如，一个McASP模块可能内部有16个串行器，但最终只有8个能通过芯片顶层的引脚复用器引出到外部引脚。这8个具体是哪8个，需要在McASP子系统内部配置。引脚复用表不体现这部分，它只管理从芯片“顶层”到“引脚”这一层的路由。因此，即使你在引脚复用表中把某个Ball配成了mcasp1_axr0，你还需要在McASP模块的寄存器里，将内部的Serializer 0映射到对应的AXR[0]总线上，信号才能真正通到引脚。

理解这两个层次，才能避免“软件配置对了，但信号就是出不来”的困境。

3. 关键外设信号深度解读与设计选型

DRA78x的外设极其丰富，这里选取几个最常用且易混淆的进行深度解读，帮你建立设计时的选型逻辑。

3.1 多通道音频串行端口：McASP的灵活与陷阱

McASP是TI处理器中用于高清音频传输的利器，支持I2S、TDM、DIT等多种格式，通道数可灵活配置。

信号组成解析： 一个完整的McASP接口信��通常包括：

• 数据线 (AXR): 如mcasp1_axr0~mcasp1_axr15。这是双向数据引脚，每个引脚对应一个串行器，可以独立配置为发送或接收。DRA78x的McASP1支持多达16个数据引脚，足以应对多声道（如8.1环绕声）或同时多路音频流的需求。
• 时钟与帧同步:
  • ACLKX/ACLKR: 发送/接收位时钟。
  • AHCLKX/AHCLKR: 发送/接收高频主时钟（通常为采样率的256或384倍），用于驱动某些外部编解码器的PLL。
  • FSX/FSR: 发送/接收帧同步（即左右声道时钟LRCK）。
• 设计要点与避坑：
  1. 时钟源选择：McASP的时钟可以来自内部音频PLL，也可以来自外部引脚（如xref_clk）。对于需要高精度、低抖动的音频应用（如专业音频设备），强烈建议使用外部高质量晶振通过xref_clk引脚提供参考时钟。
  2. 引脚分组与IOSET：仔细查看数据手册中关于McASP的IOSET定义。例如，mcasp1_axr0到mcasp1_axr7可能属于一个高速IOSET，axr8到axr15属于另一个。设计PCB时，应尽量使用同一IOSET内的引脚，以保证时序一致性。混合使用可能导致数据错位。
  3. 未使用引脚处理：如果你只用了4个数据通道（AXR0-AXR3），那么剩下的AXR4-AXR15引脚必须妥善配置。绝不能悬空！最佳实践是在引脚复用表中将它们设置为某个已知的、无害的功能，比如设置为GPIO并输出低电平，或者直接设置为Driver off（Mode 15）。悬空的高阻态引脚易受干扰，可能增加功耗或导致意外行为。

3.2 网络接口：RGMII的时序生死线

RGMII是千兆以太网的常用接口，其时序要求极为苛刻（数据与时钟边沿对齐，延迟仅±1.4ns）。DRA78x支持两路RGMII。

信号组成解析： 每一路RGMII包含：

• RXD[3:0]/TXD[3:0]: 接收/发送数据，共8根。
• RX_CTL/TX_CTL: 接收/发送控制（实际上包含数据有效和错误指示）。
• RXC/TXC: 接收/发送时钟，125MHz。
• 设计要点与避坑：
  1. PCB布局是生命线：RGMII的所有信号线必须作为严格等长的差分对（时钟）或等长组（数据）来处理。TXC与TXD[3:0]、TX_CTL需要等长；RXC与RXD[3:0]、RX_CTL需要等长。误差应控制在数十mil（密尔）以内。使用阻抗控制（通常50欧姆）和完整的参考平面。
  2. 时钟方向：RGMII模式中，发送时钟由MAC（DRA78x）产生，接收时钟由PHY芯片产生。务必在硬件上正确连接。
  3. 电压匹配：检查vddshv4（RGMII电源组）的电压。必须与你的以太网PHY芯片的IO电压一致，是1.8V还是3.3V？这需要在电路设计时就确定，并通过电源管理芯片或LDO提供。
  4. 引脚锁定：一旦选定了一组RGMII引脚（例如RGMII0），在原理图和PCB中就要固定下来。切忌在软件中尝试将RGMII0的txd0和RGMII1的txd1凑成一个接口，这绝对违反IOSET规则，必然无法通信。

3.3 控制器局域网：DCAN与MCAN的汽车级考量

DCAN和MCAN都是汽车CAN总线控制器，MCAN通常支持CAN FD（灵活数据速率）。

信号描述：极其简单，每个控制器只有RX（接收）和TX（发送）两根线。

• 设计要点与避坑：
  1. 终端电阻：CAN总线两端（最远距离的两个节点）必须各接一个120欧姆的终端电阻，以确保信号完整性。这在原理图设计中必须体现。
  2. ESD与隔离：汽车环境恶劣，必须在CAN收发器（如TI的TCAN系列）前端设计ESD保护电路。对于涉及不同电源域（如12V车辆电源与3.3V核心电源）的节点，需要考虑使用隔离型CAN收发器。
  3. 引脚冗余：注意到dcan1_rx有C14, D15, N6三个可选Ball。这为PCB布线提供了便利。选择一个离你的CAN收发器芯片最近、布线最顺畅的引脚即可。
  4. 上电状态：CAN总线应在隐性状态（逻辑‘1’）上电。确保你的收发器电路和软件初始化顺序不会在启动瞬间产生显性差分电压，干扰总线。

3.4 通用输入输出：GPIO的“万能”与限制

GPIO看似简单，但却是使用最频繁、陷阱也不少的功能。

设计要点与避坑：

1. 上下拉配置：芯片内部的上下拉电阻通常较弱（约20k-100k欧姆）。对于关键信号（如复位、中断、配置引脚），如果外部电路没有明确的驱动电平，务必在软件中启用内部上拉或下拉，避免引脚悬空。例如，Boot配置引脚sysboot[15:0]就需要通过外部电阻或内部上拉设定明确的电平。
2. 驱动能力：GPIO的驱动电流是可配置的（如2mA, 4mA, 6mA）。驱动LED或直接驱动光耦时，要计算电流是否足够。驱动不足会导致LED亮度低或开关速度慢。
3. 中断与唤醒：不是所有GPIO都支持中断或深度睡眠唤醒功能。需要查阅芯片的“Interrupt Controller”章节，确认你计划使用的GPIO引脚（例如gpio1_0）是否映射到了某个可用的系统中断线（如sys_nirq1）。
4. 复用冲突：这是最常见的坑。例如，BallAB15既可以作为vout1_d7（视频数据），也可以是mcasp1_axr7（音频数据），还可以是eCAP1_in_PWM1_out（捕获/PWM）或emu3（仿真器）。在软件中，你只能选择其一。在系统设计初期，就必须制作一份引脚功能分配表，明确每个引脚在最终产品中的用途，避免不同功能模块争用同一引脚。

4. 实战：从原理图到驱动的引脚配置全流程

理论说得再多，不如一次实战。假设我们要为一个车载音频网关设计核心板，需要用到以下功能：1路千兆以太网（RGMII0）、2路CAN FD（MCAN和DCAN1）、1个8通道音频输入（McASP1）、1个SD卡槽（SDIO/MMC1）、以及若干调试用GPIO和UART。

4.1 第一步：硬件选型与引脚规划

这是最关键的一步，决定了后续所有工作的成败。

1. 列出所有必需信号：

   • RGMII0: 需要rgmii0_txc, txctl, txd[3:0], rxc, rxctl, rxd[3:0]，共12个信号 +mdio_mclk, mdio_d（管理接口），总计14个引脚。
   • MCAN:mcan_tx, mcan_rx，2个引脚。
   • DCAN1:dcan1_tx, dcan1_rx，2个引脚。
   • McASP1 (8通道TDM): 我们计划使用axr0-axr3作为4个输入数据线，axr4-axr7作为4个输出数据线（或反之）。还需要aclkr, afsr（接收时钟和帧同步），aclkx, afsx（发送时钟和帧同步）。假设主从模式，我们使用外部编解码器做主时钟，那么还需要ahclkx输出主时钟。总计至少 8+4+1=13个引脚。
   • MMC1 (SD卡):mmc_clk, cmd, dat[3:0]，6个引脚。
   • 调试UART1:uart1_txd, uart1_rxd，2个引脚。
   • 系统启动配置：sysboot[15:0]中的若干位（根据启动介质选择），需要上拉/下拉。
   • GPIO/LED/按键：预留若干。

2. 查阅复用表，进行引脚分配：

   • 打开表4-29，我们像“抢车位”一样为每个信号寻找合适的物理Ball。
   • 原则1：优先满足高速接口的IOSET。查找RGMII0的IOSET定义（通常在电气特性章节），找到一组完整的、属于同一IOSET的引脚。假设我们选定BallB18, C18, A20, C20, B20, A19用于RGMII0_RXC, RXCTL, RXD0, RXD1, RXD2, RXD3；C16, C17, E16, D16, E17, F17用于TXC, TXCTL, TXD3, TXD2, TXD1, TXD0。mdio_d和mdio_mclk在B17和B19，也一并锁定。
   • 原则2：避免冲突，记录在案。在Excel或类似工具中创建表格，列出现有分配。例如：

     Ball	主功能	备注
     B18	rgmii0_rxc	IOSET_A
     C18	rgmii0_rxctl	IOSET_A
     ...	...	...
     C16	rgmii0_txc	IOSET_A
     ...	...	...
     W7	mcan_tx
     W6	mcan_rx
     N5	dcan1_tx
     N6	dcan1_rx

   • 原则3：为McASP寻找足够且连续的引脚。查看mcasp1_axr*的备选Ball。我们发现U15, V15, Y15, W15, AA15, AB15, AA14, AB14这一片区域的Ball，很多都同时支持mcasp1_axr*和vout1_d*。由于我们的设计不需要视频输出（VOUT1），可以放心地将这片区域全部分配给McASP1。我们选择U15 (axr2/axr8), V15 (axr3/axr9), Y15 (axr4/axr10), W15 (axr5/axr11), AA15 (axr6/axr12), AB15 (axr7/axr13), AA14 (axr8), AB14 (axr9)作为8个数据引脚。时钟和帧同步则选用U17 (aclkx), W17 (fsx), AA17 (aclkr), U16 (fsr)。
   • 原则4：检查电源组。确认我们使用的引脚所属的电源组（如vddshv4用于RGMII）的电压与我们选择的PHY芯片电压匹配。
   • 原则5：预留调试接口。将F13 (uart1_rxd)和E14 (uart1_txd)分配给调试串口。

3. 生成最终的引脚分配表：这份表格将成为硬件工程师绘制原理图、和软件工程师编写板级支持包（BSP）的唯一依据。必须清晰列出每个使用的Ball、其最终配置的功能（MUXMODE值）、以及对应的控制寄存器地址和位域。

4.2 第二步：软件配置——设备树与寄存器操作

在Linux或RTOS下，引脚复用通常在启动早期、驱动加载前完成。对于Linux，标准方式是使用设备树。

1. 设备树引脚控制配置： 以配置BallC12为gpmc_clk（Mode 0）为例，在设备树源文件（.dts或.dtsi）中，会找到类似以下的引脚控制节点：

   &dra7_pmx_core { gpmc_clk_pin_default: gpmc_clk_pin_default { pinctrl-single,pins = < DRA7XX_CORE_IOPAD(0x1400, PIN_OUTPUT | MUX_MODE0) /* C12: gpmc_clk */ >; }; rgmii1_txc_pin_default: rgmii1_txc_pin_default { pinctrl-single,pins = < DRA7XX_CORE_IOPAD(0x1400, PIN_OUTPUT | MUX_MODE1) /* C12: rgmii1_txc */ >; }; // ... 其他引脚配置 };

   这里的0x1400就是寄存器CTRL_CORE_PAD_GPMC_CLK的地址偏移。MUX_MODE0和MUX_MODE1对应着表格中的模式。DRA7XX_CORE_IOPAD宏会处理基地址偏移和配置值的组合。

2. 在设备节点中引用： 然后，在外设节点中通过pinctrl-0属性引用上述配置：

   &gpmc { status = "okay"; pinctrl-names = "default"; pinctrl-0 = <&gpmc_clk_pin_default ...>; /* 引用引脚配置 */ // ... GPMC设备属性 }; &mac { pinctrl-names = "default"; pinctrl-0 = <&rgmii1_txc_pin_default ...>; /* 注意：和GPMC冲突！ */ // ... 以太网属性 };

   重要：上述两个节点引用了同一个物理引脚C12的不同配置，这会在系统运行时导致冲突。内核的pinctrl子系统可能会报错，或者后加载的驱动会覆盖先前的配置，导致先前的设备失效。这就是为什么前期规划如此重要。

3. 裸机或Bootloader中的直接寄存器配置： 在U-Boot或裸机程序中，你可能需要直接操作寄存器。代码如下：

   // 假设控制模块基地址为 CTRL_MODULE_CORE_BASE (e.g., 0x4A00_0000) #define CTRL_CORE_PAD_GPMC_CLK (CTRL_MODULE_CORE_BASE + 0x1400) // 读取-修改-写入操作，将C12配置为GPIO1_0 (Mode 4) uint32_t reg_val = readl(CTRL_CORE_PAD_GPMC_CLK); reg_val &= ~(0xF); // 清除低4位 MUXMODE reg_val |= (0x4); // 设置为Mode 4 writel(reg_val, CTRL_CORE_PAD_GPMC_CLK);

   在操作前，务必确保已经解锁了控制模块的写保护（如果存在的话）。

4.3 第三步：调试与验证

配置完成后，如何验证引脚功能是否正确？

1. 软件读取验证：在系统启动后，可以通过devmem2（Linux）或调试器直接读取配置寄存器的值，确认MUXMODE字段是否与预期一致。

   # Linux下使用devmem2读取0x4A0021400处的值（假设） devmem2 0x4A0021400

   查看输出值的低4位，确认是0（GPMC）、1（RGMII）、4（GPIO）等。

2. 硬件测量验证：

   • GPIO：配置为输出后，用万用表或示波器测量电平变化。
   • 时钟信号（如McASP的ACLKX、RGMII的TXC）：用示波器测量频率和幅值是否符合预期。特别注意，如果测量不到时钟，首先检查外设模块本身是否被正确使能（例如，PRCM模块是否给McASP提供了时钟），其次再检查引脚复用配置。
   • 数据信号：对于UART、SPI等，可以发送特定数据模式（如0xAA），用逻辑分析仪抓取波形，比对是否正确。

3. 功能测试：最终极的验证。配置好McASP后，连接音频编解码器，播放测试音；配置好RGMII后，连接网络PHY，进行ping和带宽测试。

5. 常见问题排查与设计经验实录

踩过无数坑后，我总结了一些DRA78x引脚复用相关的典型问题和解决思路。

5.1 问题一：信号配置正确，但外设无法工作

• 现象：软件已配置引脚复用，外设驱动也已加载，但McASP收不到数据，或以太网链路不通。
• 排查步骤：
  1. 时钟检查：这是最常见的原因。使用示波器测量外设模块的输入时钟引脚（如McASP的AHCLKX或外部xref_clk）。如果没有时钟，检查PRCM（电源、复位、时钟管理）模块的配置，确保该外设的时钟源已使能且未处于门控状态。
  2. 电源检查：测量该外设所属IO电源组的电压（如vddshv4）。电压不对或纹波过大，会导致信号电平异常。
  3. 复位状态检查：确认外设模块的软复位是否已解除。有些外设在上电或配置后需要一个明确的解除复位操作。
  4. 深入检查子系统复用：确认外设内部的信号路由。例如，McASP内部需要将TX Serializer 0映射到AXR[0]引脚。这一步配置不正确，即使顶层引脚复用对了，信号也出不去。
  5. 电气连接检查：用万用表检查PCB上该引脚到连接器或芯片的线路是否连通，有无短路到地或电源。

5.2 问题二：系统不稳定，偶发性故障

• 现象：系统大部分时间正常，但在高负载或特定操作下会死机、网络丢包、音频爆音。
• 排查思路：
  1. IOSET混用：这是高概率嫌疑犯。回顾你的设计，是否为了布线方便，将同一个高速接口（如RGMII）的信号分配到了不同的IOSET？这会导致时序不满足，在数据速率高时出错。严格遵循数据手册中定义的IOSET分组。
  2. 电源完整性：高速接口（DDR, RGMII, McASP）对电源纹波非常敏感。用示波器（带宽足够）的AC耦合模式，测量相关电源网络（如vdds_ddr1,vddshv4）的噪声。确保去耦电容（特别是高频陶瓷电容）的布局和容值正确，并尽可能靠近芯片的电源Ball。
  3. 信号完整性：对于百兆以上信号，反射、串扰会成为问题。检查PCB设计：线长是否匹配？是否有完整的参考平面？阻抗是否控制？过孔是否过多？必要时进行SI仿真。
  4. 散热与噪声：芯片温度过高或环境中存在强电磁干扰，也可能导致偶发错误。确保散热设计合理，敏感信号线远离噪声源（��开关电源、电机驱动电路）。

5.3 问题三：配置冲突，功能相互影响

• 现象：使能了A功能后，B功能就失效了。
• 解决方案：
  1. 制作并维护引脚分配总表：这是根本的预防措施。在项目开始时就用表格或专用工具管理所有引脚的用途，并让硬件和软件工程师共同评审。
  2. 善用设备树的pinctrl状态：Linux的pinctrl子系统支持为同一个设备定义多种引脚状态，如default,sleep。对于共享引脚，可以设计为互斥功能，通过驱动动态切换状态（虽然这增加了软件复杂度，但在引脚资源极度紧张时是可行的）。
  3. 理解“虚拟功能”和“子系统复用”：有时冲突发生在更深层次。例如，两个看似不相关的功能可能共享了某个内部总线或仲裁器。这需要仔细阅读芯片的TRM（技术参考手册），了解内部互连架构。

5.4 设计经验与技巧

1. 预留测试点：在关键信号（时钟、复位、配置引脚、高速数据线）上预留PCB测试点。这在调试阶段是救命稻草。
2. 未用引脚处理：将所有不使用的引脚，在软件初始化时，统一配置为Driver off（Mode 15）或配置为输出低电平的GPIO。切勿悬空。
3. 启动配置引脚：sysboot[15:0]、emu0、emu1等引脚在上电复位期间会被采样。务必通过硬件上下拉电阻将它们固定在需要的电平，并且确保这些电平在复位期间是稳定的。软件配置是在复位之后才生效的。
4. 文档版本：你提供的资料版本是2016年8月发布，2019年3月修订的。TI可能发布了更新的数据手册。务必从TI官网获取你所使用芯片具体型号和硅版本的最新文档，因为引脚功能可能在后续版本中有细微调整。
5. 利用TI的工具：TI提供像“Pin Mux Tool”这样的图形化配置工具（通常是基于Excel或在线工具）。它可以帮你可视化地分配引脚、检查冲突、并直接生成设备树代码或寄存器配置代码，能极大提升效率，减少人为错误。在复杂项目设计中，强烈推荐使用。

引脚复用是现代高性能SoC设计的基石，它既是灵活性的源泉，也是复杂性的根源。面对DRA78x这样拥有近千个Ball、功能繁多的芯片，耐心、细致和系统化的规划是成功的唯一路径。从读懂每一张表格开始，到绘制出清晰的引脚分配图，再到编写正确的配置代码，每一步都考验着工程师对芯片架构的深刻理解和对系统需求的全局把握。希望这篇基于实战的解析，能帮助你在下一次面对DRA78x或类似复杂SoC时，少走弯路，直击要害。