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来自星球提问:
signal 被认成clock 通常会是什么原因造成?比如routing 或sdc的设定错误?
解答:
当clock source能trace到output port时,工具会对到output port的路径用clock ndr进行绕线,就出现了signal被认成clock的情况。
这种情况很难被发现,只有观察绕线或者图形界面特定的模式下才能看到,示例如下:
以ICC2为例,图形界面打开Analysis Clock,右键选中clock,使用Clock Tree Levelized Group -> Beyond Exception