news 2026/7/19 13:11:38

深入解析TMS320F2838x DMA：事件触发与数据传输控制机制

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张小明

前端开发工程师

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深入解析TMS320F2838x DMA：事件触发与数据传输控制机制

1. 项目概述与DMA核心价值

在嵌入式系统开发，尤其是电机控制、数字电源、新能源并网这些对实时性要求极高的领域里，CPU的每一滴算力都弥足珍贵。想象一下，你的主控芯片（比如TI的TMS320F2838x）正在执行一个复杂的磁场定向控制（FOC）算法，此时ADC以1MHz的速率源源不断地送来采样数据。如果让CPU亲自去搬运这海量的数据，它就得不断地停下计算，去执行“读ADC结果寄存器 -> 写入内存”这样简单重复的指令，宝贵的计算周期就被白白浪费在了“搬砖”上，系统性能瓶颈立现。

这就是DMA（Direct Memory Access，直接存储器访问）技术大显身手的地方。它本质上是一个独立于CPU的“专职搬运工”。当ADC转换完成、SPI收到一个字节、或者ePWM产生一个周期匹配事件时，这些外设会发出一个“触发信号”。DMA模块在接收到这个信号后，会立刻启动，自动完成从源地址（比如ADC结果寄存器）到目标地址（比如一片指定的RAM区域）的数据搬运，整个过程完全不需要CPU参与。CPU只需要在数据搬运完成（或搬运到一定量）时，收到一个中断通知，然后去处理已经整齐摆放在内存里的数据即可。这种“各司其职”的架构，是构建高效、实时嵌入式系统的基石。

TMS320F2838x系列微控制器集成的DMA模块，远不止是一个简单的数据搬运工。它提供了六个独立的通道，每个通道都像是一个可编程的“传输机器人”，具备复杂的地址控制逻辑和状态机。这意味着它不仅能“搬”，还能在搬运过程中“整理”——实现数据块的重排、循环缓冲（Ping-Pong Buffer）等高级功能，直接将原始数据整理成CPU最擅长处理的格式（例如，将交错存放的ADC三相电流电压数据，整理成三个独立的连续数组），进一步解放CPU。本文将深入这个模块的腹地，重点拆解其事件触发架构和数据传输控制这两大核心机制，让你不仅知道怎么配置，更透彻理解其为何如此设计。

2. DMA模块整体架构与设计思路

要驾驭F2838x的DMA，不能只停留在调用DriverLib函数的层面，必须对其硬件架构有一个清晰的拓扑图。它的设计核心思路是：事件驱动、通道独立、总线仲裁。

2.1 模块级架构与总线视图

从芯片全局视角看，DMA是一个独立的总线主设备（Master），与CPU、CLA（控制律加速器）并列。它拥有自己的32位地址总线和32位数据读写总线，可以直接访问芯片内部的绝大多数存储器和外设寄存器，包括各CPU的本地RAM、全局共享RAM（GSRAM）、以及ADC、SPI、ePWM等外设。

这种设计带来了一个关键问题：资源冲突。当DMA和CPU（或CLA）同时想去访问同一个物理资源时，谁来优先？模块通过精细的仲裁机制来解决。例如，当DMA正在写入某个外设寄存器时，CPU对该寄存器的读操作会被暂时挂起（Stall），直到DMA的当前单次访问完成。值得注意的是，对于ADC结果寄存器这类高频访问的关键资源，TI采用了硬件复制的“奢侈”方案，为CPU、CLA、DMA各自提供了一份副本，使得三者可以同时读取而无需任何等待，这充分体现了在实时控制系统中数据采集通道的极端重要性。

2.2 六通道独立与优先级设计

模块的六个通道（CH1-CH6）在功能上是近乎完全相同的，每个通道都拥有自己全套的配置寄存器组（源/目标地址、传输尺寸、步进值等）。这种独立性意味着你可以同时配置六个不同的数据传输任务，例如：

  • CH1: 负责将ADC-A的序列结果搬运到GSRAM。
  • CH2: 负责将GSRAM中处理好的数据通过SPI发送出去。
  • CH3: 负责在内存两块区域间进行数据搬移和重组。

所有通道默认工作在轮询（Round-Robin）模式下，优先级平等。DMA内部有一个状态机循环扫描所有已使能的通道，依次为每个有触发请求的通道服务一次“突发传输”（Burst），然后再轮到下一个。这保证了所有通道都能公平地获得总线带宽。

然而，CH1被赋予了一项“特权”：它可以被配置为高优先级模式。一旦启用，只要CH1有触发请求，它就会立即中断当前正在服务的其他通道（在下一个安全断点），抢占DMA总线进行服务。这在处理最高优先级的紧急事件（如过流保护信号触发ADC并立即通过DMA存储）时至关重要。这里有一个关键细节：高优先级的CH1中断其他通道时，并非粗暴地终止当前传输，而是会等待当前正在进行的单次“读-写”操作完成，并在一个“突发传输”的边界点进行切换，以确保数据完整性。

3. 触发源配置：让DMA“知道”何时开始工作

DMA是事件驱动的，配置正确的触发源是让它动起来的第一步。F2838x提供了极其丰富的触发源选择，从软件触发到几乎所有外设的中断/事件信号，其灵活性是模块强大能力的体现。

3.1 触发源选择的多级映射机制

触发源的配置并非简单地将外设信号直接连到DMA通道，而是通过一个两级选择机制来实现，这种设计兼顾了灵活性和资源复用。

第一级：系统级交叉开关（X-BAR）映射芯片内部有一个称为INPUTXBAR的灵活互连网络。许多外设的触发输出信号（如ADC的ADCAINT1、ePWM的SOCA）首先会连接到这个交叉开关的输入。你可以通过配置DMACHSRCSEL1和DMACHSRCSEL2这两个寄存器，为每个DMA通道从256个系统级信号源中挑选一个作为其输入。这256个源就包括了几乎所有可能触发DMA的外设事件。

第二级：通道级内部选择每个DMA通道的MODE.PERINTSEL寄存器域，需要被设置为该通道自身的编号（1-6）。这个设置看起来有点令人困惑，其实际作用是：告诉该通道，它应该响应来自“第一级”选择器（即DMACHSRCSELx选定的信号）的触发。你可以把它理解为通道内部的一个选择开关，拨到了“接受外部指定信号”的位置。

完整的配置流程示例：假设我们希望用ePWM1的周期匹配事件（EPWM1_SOCA）来触发DMA通道2。

  1. 查表（如技术手册Table 11-1）得知，EPWM1_SOCA对应的选择索引（Select Index）是36。
  2. 配置DMACHSRCSEL1.CH2（或DMACHSRCSEL2.CH2，取决于具体设计）的值为36。
  3. 配置CH2.MODE.PERINTSEL = 2，即通道自身的编号。
  4. 使能通道2的外设中断触发：CH2.MODE.PERINTE = 1。

经过以上配置，当ePWM1产生SOCA信号时，该信号会通过交叉开关路由到DMA通道2的触发逻辑，进而启动该通道的数据传输。

3.2 软件触发与触发标志管理

除了硬件事件，任何通道都可以通过软件强制触发，这在调试或手动启动传输时非常有用。只需将对应通道的CONTROL.CHx[PERINTFRC]位写1，即可产生一个软件触发事件，其效果与硬件触发完全相同。

触发逻辑内部有一个重要的锁存标志位PERINTFLG。当硬件或软件触发事件发生时，此标志被置位。DMA状态机基于优先级策略，当轮到服务该通道时，会检查这个标志。如果标志为1，则启动一次突发传输，并在传输开始时清除该标志。这个机制带来了两个需要特别注意的行为：

  1. 事件队列与溢出：如果一个突发传输正在进行中，此时该通道又产生了新的触发事件，新事件会再次置位PERINTFLG。但DMA会等当前突发传输完成，并经过优先级仲裁后，才会处理这个“等待中”的触发。如果在PERINTFLG已被置位（即已有事件在等待）时，第三个触发事件到来，模块会置位OVRFLG（溢出标志），表明可能有事件被丢失，这在设计高可靠性系统时需要监控。
  2. 即时清除：软件可以通过写CONTROL.CHx[PERINTCLR]=1来手动清除PERINTFLG标志，以丢弃一个尚未被处理的触发请求。

注意：技术手册中特别提到一个勘误（Errata）“ADC:DMA Read of Stale Result”。在某些时序条件下，如果DMA的触发与ADC转换结束的配合过于“紧凑”，DMA可能会在ADC结果寄存器更新之前就读取到旧数据。解决方案通常是在ADC转换结束中断和DMA触发之间加入一个小的、确定性的延迟，或者确保ADC结果寄存器的更新先于DMA触发信号产生。

4. 数据传输控制：状态机与地址指针的精妙舞步

这是DMA模块最核心也是最复杂的部分。它通过一个精巧的状态机和两层嵌套循环（Burst Loop和Transfer Loop）来控制每一次数据传输的细节，实现了高度可编程的传输模式。

4.1 核心概念：Burst与Transfer

理解这两个循环是掌握DMA配置的关键。

  • 突发传输（Burst Loop）：这是DMA工作的最小原子单元。每次有效的触发事件（硬件或软件）会导致一次Burst传输。一个Burst传输的数据量由BURST_SIZE寄存器定义，它指定了本次触发要连续搬运的16位字（Word）的数量。例如，BURST_SIZE = 15表示一次触发搬运16个16位字。在Burst内部，每搬运一个字，源和目的地址会根据SRC_BURST_STEP和DST_BURST_STEP的值进行递增或递减。
  • 传输循环（Transfer Loop）：这是一个更大的循环，由TRANSFER_SIZE寄存器控制。它定义了一个完整的“DMA传输任务”需要完成多少次Burst。例如，TRANSFER_SIZE = 99且BURST_SIZE = 15，则表示这个任务需要完成100次突发传输，总共搬运 100 * 16 = 1600 个16位字。每次完成一个Burst，TRANSFER_COUNT减1，并且地址指针会根据TRANSFER_STEP或WRAP机制进行更新。

4.2 地址指针：Shadow与Active的双缓冲哲学

DMA的地址管理采用了一种“影子寄存器（Shadow Register）”机制，这是实现连续、无冲突数据传输的关键。对于源地址和目标地址，各有两组寄存器：

  • 影子寄存器（SRC_ADDR_SHADOW， DST_ADDR_SHADOW）：这是由CPU配置的“后台”寄存器。CPU可以在任何时候安全地修改它们，即使DMA正在运行。
  • 活动寄存器（SRC_ADDR_ACTIVE， DST_ADDR_ACTIVE）：这是DMA状态机实际使用的“前台”寄存器。

其工作流程如下：

  1. 当DMA通道被使能（CONTROL.RUN置位）后，第一次传输开始前，影子寄存器的值会被一次性拷贝到对应的活动寄存器。
  2. 在后续的传输过程中，活动寄存器会根据BURST_STEP、TRANSFER_STEP或WRAP_STEP的规则自动更新。
  3. 影子寄存器在整个传输过程中保持不变，除非CPU再次写入。
  4. 当一次完整的TRANSFER循环（即TRANSFER_COUNT减到0）完成后，如果通道工作在连续模式（CONTINUOUS=1），则影子寄存器的值会再次拷贝到活动寄存器，整个过程周而复始。如果工作在单次模式（CONTINUOUS=0），则通道停止，需要CPU重新使能。

这种设计实现了经典的Ping-Pong Buffer（双缓冲）机制：

  • 你可以在内存中分配两个缓冲区：Buffer_A和Buffer_B。
  • 初始化时，设置DST_ADDR_SHADOW指向Buffer_A。
  • DMA开始工作，向Buffer_A填充数据。
  • 当DMA正在填充Buffer_A时（使用DST_ADDR_ACTIVE），CPU可以安全地修改DST_ADDR_SHADOW指向Buffer_B。
  • 当本次传输完成，下一次传输开始时，影子寄存器的值（指向Buffer_B）被拷贝到活动寄存器，DMA自动转向填充Buffer_B。而此时，CPU可以处理已经填满的Buffer_A。
  • 如此往复，实现了数据生产和消费的无缝衔接，避免了竞争。

4.3 步进（Step）与环绕（Wrap）：控制地址的轨迹

地址指针如何移动，由三组“步进”寄存器控制：

  1. Burst步进（SRC/DST_BURST_STEP）：在一个Burst内部，每传输一个字后，地址的增量。通常，如果是从连续的内存地址搬运数据，此值设为1（对于16位数据）或2（对于32位数据）。如果是从一个固定的外设寄存器（如ADC结果寄存器）读数，则应设为0。
  2. Transfer步进（SRC/DST_TRANSFER_STEP）：在两个Burst之间，即完成一次触发传输后，地址的增量。这常用于访问非连续的数据块。例如，ADC的16个结果寄存器是连续排列的，但你可能只想每隔一个寄存器采样一次，那么可以将BURST_SIZE设为0（一次搬1个字），TRANSFER_SIZE设为15（共搬16次），并将SRC_BURST_STEP设为0，SRC_TRANSFER_STEP设为2。这样就能实现间隔采样。
  3. Wrap步进（SRC/DST_WRAP_STEP）：这是实现循环缓冲区的关键。当WRAP_SIZE（环绕大小）小于TRANSFER_SIZE时，环绕功能生效。WRAP_SIZE定义了在多少次Burst传输后，地址指针需要“绕回”。绕回时，不是简单地回到起始地址，而是将BEG_ADDR_ACTIVE（起始地址活动寄存器）加上WRAP_STEP，然后将结果加载到当前地址指针。

一个Wrap的典型应用场景：你需要将ADC数据连续填充到一个有4个元素的循环缓冲区中，但每填满一轮（4个数据），你希望起始地址向后移动一个位置，以实现一个滑动窗口。

  • 设置DST_BURST_STEP = 1,DST_TRANSFER_STEP = 1,DST_WRAP_SIZE = 3（4次Burst后环绕），DST_WRAP_STEP = 1。
  • 初始DST_BEG_ADDR_SHADOW = &Buffer[0]。
  • 过程：填充Buffer[0], [1], [2], [3] -> 环绕发生 ->DST_BEG_ADDR_ACTIVE += 1-> 新起始地址变为&Buffer[1]-> 继续填充Buffer[1], [2], [3], [4]... 如此便实现了一个长度为4的滑动窗口。

4.4 单次模式（ONESHOT）与连续模式（CONTINUOUS）

这两个模式位决定了状态机对触发事件的响应方式：

  • ONESHOT=0（默认）：每次触发事件只引起一次Burst传输。即使你配置了TRANSFER_SIZE为100，也需要100次独立的触发事件才能完成全部传输。这避免了单个通道独占DMA总线，是最常用的模式。
  • ONESHOT=1：一次触发事件会启动整个Transfer循环（即TRANSFER_SIZE+1次Burst传输）。这会占用大量DMA总线时间，阻塞其他通道，仅在需要高速、连续搬运大块数据且能容忍通道阻塞时使用。
  • CONTINUOUS=0（默认）：当一个Transfer循环完成后，通道自动停止（RUNSTS位清零），需要软件重新使能才能响应下一次触发。
  • CONTINUOUS=1：Transfer循环完成后，通道自动重新加载影子寄存器并准备下一次触发，实现永不停止的循环传输，非常适合持续的数据流。

5. 实战配置：以ADC多通道数据采集为例

理论需要结合实际。假设我们使用F2838x的ADC模块，需要同步采集3相电流（Ia, Ib, Ic），每个相位由ADC的4个通道进行过采样，最终希望将数据整理到内存中三个独立的数组里。

需求分析：

  • 触发源：ePWM1的SOCA，以固定频率触发ADC序列转换。
  • DMA任务：ADC转换结束后，自动将12个结果寄存器（假设SOC触发一个序列，能按顺序转换12个通道）搬运到内存。
  • 数据整理：ADC结果��存器是顺序排列的（ADCRESULT0-Ia1, ADCRESULT1-Ib1, ADCRESULT2-Ic1, ADCRESULT3-Ia2...），我们希望最终内存布局是Ia[0], Ia[1], Ia[2], Ia[3]连续存放，然后是Ib数组，最后是Ic数组。

配置步骤与代码思路（使用DriverLib库）：

  1. 内存分配：

    #define BUF_SIZE 4 uint16_t Ia_Data[BUF_SIZE] = {0}; uint16_t Ib_Data[BUF_SIZE] = {0}; uint16_t Ic_Data[BUF_SIZE] = {0}; // 我们使用一个临时缓冲区来接收ADC原始数据 uint16_t adcRawBuffer[12] = {0};

  2. DMA通道基础配置（以通道1为例）：

    // 假设使用DMA通道1 uint32_t dmaCh = DMA_CH1_BASE; // 1. 禁用通道，进行配置 DMA_disableChannel(dmaCh); DMA_setBurstSize(dmaCh, DMA_SIZE_16BIT, 11); // BURST_SIZE=11，即一次触发搬12个字 DMA_setTransferSize(dmaCh, 0); // TRANSFER_SIZE=0，即1次Burst就完成一个Transfer循环。我们通过CONTINUOUS模式循环。 // 2. 配置地址指针（影子寄存器） // 源地址：ADC结果寄存器组的首地址（例如ADCA_RESULT0） DMA_setSrcStartAddress(dmaCh, (uint32_t)&AdcaResultRegs.ADCRESULT0); // 目标地址：原始数据缓冲区的首地址 DMA_setDestStartAddress(dmaCh, (uint32_t)adcRawBuffer); // 3. 配置步进值 DMA_setSrcBurstStep(dmaCh, DMA_ADDR_FIXED); // 源地址固定，因为ADC结果寄存器是固定的 DMA_setDestBurstStep(dmaCh, DMA_ADDR_INC1); // 目标地址每次+1（16位） DMA_setSrcTransferStep(dmaCh, DMA_ADDR_FIXED); // Burst间源地址不变 DMA_setDestTransferStep(dmaCh, DMA_ADDR_INC1); // Burst间目标地址继续+1（本例中TRANSFER_SIZE=0，此配置在单次传输中不生效，但为连续模式准备） // 4. 配置触发源 // 首先，将ADC的某个中断（如ADCAINT1）映射到DMA触发源 // 这通常涉及配置INPUTXBAR。假设已通过SysCtl配置好。 // 然后，设置DMA通道的触发源选择为ADCAINT1_DMA（查表索引假设为1） DMA_setChannelTriggerSource(dmaCh, DMA_TRIGGER_ADCAINT1); // DriverLib函数内部会处理DMACHSRCSELx和PERINTSEL // 5. 配置工作模式 DMA_setMode(dmaCh, DMA_MODE_CONTINUOUS); // 连续模式，自动重载 DMA_setInterruptMode(dmaCh, DMA_INT_AT_END); // 在Transfer结束时产生中断（CHINTMODE=1） // 6. 使能通道中断（连接到PIE） DMA_enableInterrupt(dmaCh); DMA_setInterruptPie(dmaCh, DMA_PIE_CH1); // 假设使用PIE组X，通道Y // 7. 使能通道 DMA_enableChannel(dmaCh);

  3. 数据处理与重排： 上述配置只是将ADC原始数据连续地搬运到了adcRawBuffer。要实现按相分类，有几种策略：

    • 策略A：CPU后处理。在DMA传输完成中断中，由CPU将adcRawBuffer中的数据解包到Ia_Data,Ib_Data,Ic_Data。这会消耗CPU时间。
    • 策略B：使用多个DMA通道。这是更高效的方法。我们可以使用3个DMA通道，每个通道负责搬运一相数据。
      • 通道1：源地址为&AdcaResultRegs.ADCRESULT0，目标地址为Ia_Data，SRC_TRANSFER_STEP = 3（跳过其他两相），BURST_SIZE=0（一次搬1个点），TRANSFER_SIZE=3（搬4次）。
      • 通道2：源地址为&AdcaResultRegs.ADCRESULT1，目标地址为Ib_Data，其他配置同通道1。
      • 通道3：源地址为&AdcaResultRegs.ADCRESULT2，目标地址为Ic_Data，其他配置同通道1。
    • 策略C：利用DMA的Wrap功能。这需要更精巧的配置，将目标地址的Wrap Size设为3，Wrap Step设为1，并配合多个Burst，可以实现将交错的数据流直接整理到三个连续的缓冲区。这是最高级也是最复杂的用法，需要对状态机有深刻理解。

实操心得：对于多通道交错数据的整理，策略B（多DMA通道）在实现复杂度和性能之间取得了最佳平衡。它虽然占用了更多DMA通道资源，但逻辑清晰，配置相对直接，并且完全由硬件并行完成，CPU开销为零。在F2838x拥有6个DMA通道的资源下，这通常是首选方案。

6. 性能考量、仲裁与常见问题排查

6.1 吞吐量计算与优化

DMA的传输并非零耗时。手册给出了一个关键指标：在无仲裁冲突的情况下，传输一个16位字需要3个时钟周期。这3个周期是流水线操作（发送源地址、读数据、发送目的地址、写数据）的体现。

计算示例：系统时钟SYSCLK为200MHz，需要传输1024个16位字。

  • 如果配置为单次触发、单次传输（ONESHOT=0,TRANSFER_SIZE=0），每次触发搬32个字（BURST_SIZE=31），那么需要32次触发。
  • 每次Burst耗时：3 cycles/word * 32 words + 1 cycle（Burst启动开销） = 97 cycles。
  • 总耗时：97 cycles/trigger * 32 triggers = 3104 cycles。
  • 时间：3104 / 200e6 Hz = 15.52 us。

优化技巧：

  • 使用32位传输：如果源和目标都支持32位对齐访问，将DATASIZE设为32位。同样是传输1024个字节的数据，32位模式下只需传输512个“字”，理论耗时接近减半。
  • 增大Burst Size：在满足实时性要求的前提下，尽量增大BURST_SIZE，减少触发次数和状态机切换的开销。
  • 避免仲裁冲突：仔细规划DMA、CPU、CLA对共享资源（如GSRAM、特定外设总线）的访问时序，避免冲突导致的流水线停滞（Stall）。

6.2 仲裁冲突与规避

当多个总线主设备争抢同一资源时，固定优先级仲裁器会介入：DMA写 > DMA读 > CLA写 > CLA读 > CPU写 > CPU读。这意味着低优先级的访问会被高优先级阻塞。

常见冲突场景与解决方案：

  1. CPU与DMA同时写同一块GSRAM：这是最危险的场景。如果CPU执行的是“读-修改-写”操作（如|=,&=,++），而DMA的写操作恰好发生在CPU的读和写之间，那么CPU的修改将会丢失。必须通过软件同步机制（如标志位、关中断、使用原子操作）来避免。
  2. 多个DMA通道访问同一外设总线：例如，CH1和CH2都配置为从SPI-A的接收缓冲区读数。虽然它们触发时间不同，但如果Burst传输时间有重叠，就会在SPI总线上产生冲突。解决方案是错开它们的触发时机，或者为它们分配不同的Burst Size和优先级，确保高优先级通道能快速完成。
  3. CLA与DMA访问同一外设：在电机控制中，CLA可能频繁读取ADC结果进行计算，而DMA也在搬运ADC结果。幸运的是，ADC结果寄存器有独立副本，不会冲突。但如果它们访问的是同一个GPIO数据寄存器，就会冲突。需要合理规划CLA任务和DMA传输的时序。

6.3 典型问题排查清单

在实际调试中，DMA不工作或数据错误是常见问题。可以按照以下清单进行排查：

问题现象可能原因排查步骤与解决方法
DMA完全不启动1. 通道未使能 (RUN位)。
2. 触发源配置错误。
3. 外设未产生触发信号。		1. 检查CONTROL.RUN位是否置1。
2. 使用PERINTFRC位进行软件触发测试，看DMA能否启动。若能，则问题在硬件触发路径。
3. 检查DMACHSRCSELx和PERINTSEL配置，用示波器或IO翻转监测外设触发信号是否产生。
数据搬运错位1. 地址指针初始值错误。
2. 步进（STEP）值配置错误。
3. 数据宽度（16/32位）不匹配。		1. 核对SRC/DST_ADDR_SHADOW寄存器值是否为预期的内存或外设地址。
2. 重点检查BURST_STEP和TRANSFER_STEP。访问固定寄存器应设为0，访问连续内存应设为1（16位）或2（32位）。
3. 确认源和目的的数据宽度一致，并注意BURST_SIZE是以16位字为单位的。
只能搬运一次数据，后续不触发1.CONTINUOUS模式未使能，且未重新使能通道。
2. 触发标志PERINTFLG未清除或溢出。		1. 检查MODE.CONTINUOUS位。若为0，需在传输完成中断中重新置位RUN。
2. 检查CONTROL.OVRFLG是否置位。若置位，表示触发事件丢失，需检查触发频率是否超过DMA处理能力，并清除该标志。
数据传输不完整（少于设定值）1.TRANSFER_SIZE或BURST_SIZE理解错误。
2. 在传输完成前通道被意外禁用。		1. 记住：实际传输次数 =(SIZE + 1)。确认写入寄存器的值是否正确。
2. 检查是否有更高优先级中断或代码错误地修改了DMA控制寄存器。
CPU读到的DMA数据是旧的缓存一致性问题。CPU的缓存可能未更新。在CPU读取由DMA写入的内存区域前，执行数据内存屏障操作或无效化对应的CPU缓存行（具体指令取决于内核架构）。在C28x中，通常需要关注其等待状态和访问顺序。

最后一点个人体会：调试复杂的DMA传输，特别是涉及地址环绕和乒乓缓冲时，充分利用仿真器的实时内存查看和寄存器监控功能至关重要。不要只依赖断点，因为断点会暂停CPU，可能影响DMA的实时行为。通过实时观察目标内存区域的变化，以及DMA活动地址寄存器的跳动，可以最直观地验证你的配置是否符合预期。把DMA状态机想象成一个精密时钟的齿轮，你的配置就是齿轮的齿形，只有完全匹配，它才能顺畅、准确地运转起来。

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