TMS320F28003x ADC高级应用：中断、PPB与同步采样实战指南

1. 项目概述与核心价值

在电机控制、数字电源或者任何需要高精度实时反馈的嵌入式系统里，ADC（模数转换器）的角色，远不止是把一个电压值变成一串数字那么简单。它更像是整个控制环路的“感官神经末梢”，其采样时机是否精准、数据出来得快不快、准不准，直接决定了你的PID调节器是“耳聪目明”还是“反应迟钝”。我经历过不少项目，初期性能瓶颈往往就卡在ADC的配置和数据处理上，要么是中断响应不及时，要么是数据后处理消耗了太多CPU时间，导致环路频率上不去。

德州仪器（TI）的TMS320F28003x系列微控制器，其内置的ADC模块在设计上就充分考虑到了这些痛点。它不仅仅是一个转换器，更是一个集成了智能调度、实时后处理和精准同步的复杂子系统。官方技术手册（TRM）虽然详尽，但动辄上百页的篇幅和严谨的术语，常常让工程师在实现具体功能时感到无从下手。特别是其中关于中断优先级仲裁（Burst Mode）、转换结束（EOC）中断的多种操作模式、四个独立的后处理块（PPB）以及多ADC同步这些高级功能，手册里多是原理描述和寄存器定义，缺少将它们串联起来解决实际问题的“场景化”指南。

这篇文章，我就结合自己多年在电机驱动和电源项目上的实战经验，带你深入TMS320F28003x ADC模块的“内脏”。我们不满足于知道某个寄存器位是干什么的，更要弄明白：为什么要这样设计？什么时候该用这个功能？以及怎么用才能避免踩坑？我会重点拆解中断处理的几种模式如何选择、后处理块（PPB）如何像硬件加速器一样解放CPU、以及如何确保多个ADC像一支训练有素的军队一样步调一致地工作。目标很明确：让你在下次设计需要高实时性ADC采样的系统时，能直接把这套方法论和代码“搬”过去，快速构建一个稳定、高效的数据采集前端。

2. ADC中断机制：从EOC到CPU的精准触达

中断是ADC模块与CPU通信的生命线。一个设计良好的中断机制，能确保转换结果一出来，CPU就能立刻知晓并处理，最大限度减少延迟。F28003x的ADC中断逻辑非常灵活，但也因此需要仔细配置。

2.1 EOC信号与中断映射：理解数据就绪的“哨兵”

每个采样转换序列（SOC）完成时，都会产生一个转换结束（EOC）脉冲。这个脉冲是ADC内部工作的一个关键节点。你需要通过ADCCTL1.INTPULSEPOS位来决定这个“哨兵”何时吹哨：

• INTPULSEPOS = 1（默认，Late模式）：EOC脉冲在电压转换完全结束时产生。这意味着当CPU收到中断时，转换结果已经稳稳当当地躺在ADCRESULTx寄存器里了，可以直接读取，万无一失。这是最常用、最稳妥的模式。
• INTPULSEPOS = 0（Early模式）：EOC脉冲在采样保持（S+H）窗口结束时立即产生。此时转换才刚刚开始，结果还没出来。这样做的目的是让CPU提前进入中断服务程序（ISR），执行一些准备工作（例如，从RAM加载上次的计算结果，或者设置一些标志位），等转换完成时（约10.5个ADCCLK后），刚好可以读取新鲜出炉的数据。这相当于“预加载”ISR，能进一步压缩采样到处理的延迟。但风险是，如果ISR里安排的工作太少，可能空等；安排的工作太多，可能错过数据。这就需要精确计算时序。

每个ADC模块有4个独立的中断线（ADCINT1到ADCINT4）。这16个SOC的EOC信号，可以灵活地映射到这4个中断线的任意一个上，通过ADCINTSELxNy寄存器配置。例如，你可以把SOC0、SOC1、SOC2的EOC都映射到ADCINT1，表示这三个通道按顺序转换完成后，才触发一次中断，让CPU批量处理一组数据。这种分组策略对多通道顺序采样非常高效。

实操心得：中断分组策略在电机FOC控制中，我通常将三相电流采样（SOC0, SOC1, SOC2）和直流母线电压采样（SOC3）映射到同一个ADCINT1。这样，一次中断触发就意味着一次完整的功率回路采样完成，ISR里可以直接读取所有四个结果进行Clark/Park变换，数据同步性极好。而将速度传感器或温度采样等低频、非关键信号映射到ADCINT2，使用不同的中断优先级，避免干扰核心电流环。

2.2 中断溢出与连续中断模式：应对高频触发场景

中断溢出是个容易忽略但至关重要的问题。想象一下，上一个ADC中断还没处理完（ADCINTFLG标志位还没被软件清除），下一个EOC信号又来了，试图设置同一个标志位，会发生什么？

默认情况下（INTxCONT = 0），这个后来的中断会被丢弃，它不会再次置位ADCINTFLG，也不会产生新的PIE中断。但是，ADCINTOVF寄存器中对应的溢出标志位会被置起。如果你不检查这个溢出标志，就会丢失一次采样数据。在高速控制环路中，这是致命的。

因此，一个健壮的中断服务程序必须包含溢出检查。手册提供的代码片段是黄金标准：

// 1. 先清除中断标志（告诉硬件我已知晓） AdcaRegs.ADCINTFLGCLR.bit.ADCINT1 = 1; // 2. 立即检查是否发生溢出 if(AdcaRegs.ADCINTOVF.bit.ADCINT1 == 1) { // 3. 清除溢出标志 AdcaRegs.ADCINTOVFCLR.bit.ADCINT1 = 1; // 4. 重要！必须再次清除中断标志，因为溢出时硬件可能又置起了一次 AdcaRegs.ADCINTFLGCLR.bit.ADCINT1 = 1; // 此处应添加你的错误处理逻辑，例如置位一个“数据丢失”错误标志 } // 5. 正常的数据处理流程...

另一种策略是启用连续中断模式（INTxCONT = 1）。在此模式下，无论ADCINTFLG是否被清除，新的EOC信号都会强制产生一个通向PIE的中断请求。这保证了不会丢失任何一次转换事件，但代价是ISR可能被连续嵌套执行，要求你的ISR代码必须非常短小且可重入，并且要妥善处理PIE中断应答，否则可能导致系统混乱。在绝大多数实时控制应用中，我不建议开启此模式，而是采用上述“检查并处理溢出”的策略，更为可控。

2.3 可配置早期中断延时：精细雕琢时序

当启用Early中断模式（INTPULSEPOS = 0）后，你还可以通过ADCINTCYCLE.DELAY字段，精细调整中断触发点。这个延时是从S+H窗口结束后开始，额外等待若干个SYSCLK周期，再置起中断标志。

这个功能有什么用？它的核心价值在于对齐。假设你的ADC转换需要固定N个SYSCLK周期完成，而你的ISR中希望在读取ADC结果后，紧接着执行一段恰好需要M个周期的工作，然后整体循环周期是固定的。你可以通过设置DELAY值，让中断在“转换完成”与“ISR就绪”的完美时间点上触发，使得CPU的等待时间为零，实现流水线作业的最高效率。

注意事项：Early模式的时序陷阱使用Early模式时，最大的风险是在中断中过早读取ADCRESULT寄存器，读到的还是上一次的转换结果。务必确保从EOC触发到读取结果之间，有足够的延时。tLAT参数（参见手册时序图）定义了结果锁存所需的时间。一个安全的做法是，在Early模式的ISR开头，先执行几条无关紧要的指令或加入一个小的软件延时（几个NOP），再读取数据。更好的方法是结合DELAY参数，让中断触发点尽量靠近转换完成时刻。

3. 后处理块（PPB）：硬件加速的数据处理引擎

如果说ADC核心是个“采集员”，那后处理块（PPB）就是身旁的“实时分析员”。它能在数据存���结果寄存器的瞬间，完成一系列数学和逻辑操作，完全由硬件实现，零CPU开销。F28003x每个ADC模块有4个独立的PPB，这是它相较于许多同类MCU的巨大优势。

3.1 偏移校正与误差计算：消除系统误差

偏移校正（Offset Correction）针对的是传感器或信号调理电路引入的固定直流偏置。例如，一个电流传感器在零电流时输出1.65V，而ADC的零输入是0V。你可以在ADCPPBxOFFCAL寄存器中写入一个对应的数字值（比如对应1.65V的ADC码值），PPB会自动在原始转换结果上减去这个值，并将结果回写到ADCRESULT寄存器本身。注意，这个修正是饱和处理的，结果会被限制在0-4095（12位模式）之间。

误差计算（Error Calculation）则更进一步，常用于计算实际值与设定值（Setpoint）的偏差。你将目标值写入ADCPPBxOFFREF，PPB会执行ADCRESULT - OFFREF，并将这个有符号的32位结果存入专属的ADCPPBxRESULT寄存器。更强大的是，通过设置TWOSCOMPEN位，可以直接对结果求二进制补码（相当于乘以-1），这对于需要处理双向误差（如正负电流误差）的控制环路极为方便。

配置陷阱：PPB指向与覆盖多个PPB可以指向同一个SOC。例如，PPB1和PPB2都指向SOC0，但进行不同的后处理。这里有一个关键细节：对于偏移校正（OFFCAL），实际生效的值来自于编号最大的那个PPB。如果PPB1的OFFCAL=100，PPB2的OFFCAL=200，且都指向SOC0，那么最终ADCRESULT0得到的是减去200后的结果。PPB1的校正被覆盖了。而对于误差计算，由于结果存在各自独立的ADCPPBxRESULT寄存器中，则不存在覆盖问题。因此，在使用偏移校正时，要特别注意规划PPB的分配。

3.2 限值检测与过零检测：实现硬件保护与同步

这是PPB最“智能”的功能。你可以为每个PPB设置一个高限（ADCPPBxTRIPHI）和一个低限（ADCPPBxTRIPLO）。当ADCPPBxRESULT的值超出这个范围时，PPB不仅会置起状态标志（ADCEVTSTAT.PPBxTRIPHI/LO），还能直接触发两个关键动作：

1. 产生中断：通过配置ADCEVTINTSEL寄存器，将事件连接到ADC的全局事件中断ADCEVTINT。
2. 跳变PWM：通过配置ADCEVTSEL寄存器，将事件连接到ePWM模块的Trip Zone输入，直接关闭PWM输出。

这意味着什么？在电机控制中，你可以用PPB实时监控相电流。一旦电流超过安全阈值（例如，过流保护点），无需任何CPU干预，硬件会在纳秒级时间内关闭PWM驱动器，实现真正的硬件级过流保护（OCP），响应速度远超软件中断。

零交叉检测（Zero-Crossing Detection）同样强大。它自动检测ADCPPBxRESULT的符号变化（从正到负或从负到正）。一旦检测到过零，也会置起ADCEVTSTAT.PPBxZERO标志，并可同样触发中断和PWM Trip。这在交流电压同步、无传感器电机启动等场景中非常有用，可以精准地捕获过零点，作为软件算法的同步信号。

实战技巧：利用PPB实现逐周期限流在峰值电流控制模式的开关电源中，需要每个PWM周期都检测电流是否达到设定峰值。传统方法需要在ADC中断中比较，增加了延迟和CPU负担。我们可以这样利用PPB：

1. 将电流采样SOC（如SOC0）分配给一个PPB（如PPB1）。
2. 在PPB1的ADCPPBxTRIPHI中写入峰值电流对应的ADC码值。
3. 配置ADCEVTSEL，使PPB1的Trip事件连接到当前ePWM的Trip输入。
4. 配置ePWM的Trip动作为“强制高电平”（即关闭开关管）。 这样，一旦采样电流在硬件比较器中超过设定值，PWM会在当前周期立即关断，实现了逐周期（Cycle-by-Cycle）的硬件限流，既安全又高效。

3.3 采样延迟捕获：诊断系统实时性的“听诊器”

在多任务、多触发源共享ADC的复杂系统中，采样请求可能会因为ADC资源忙而排队等待。这个等待时间（即触发到实际开始采样的延迟）会引入额外的相位滞后，影响控制性能。PPB的延迟捕获功能（DLYSTAMP）就是用来测量这个时间的。

其原理基于一个12位的自由运行计数器FREECOUNT（在ADCCOUNTER寄存器中）。当某个SOC的触发信号到来时，此刻的FREECOUNT值被锁存到REQSTAMP。当该SOC真正开始采样时，用当前的FREECOUNT减去REQSTAMP，差值（即延迟的SYSCLK周期数）存入DLYSTAMP。

如何使用这个功能？在调试阶段，你可以定期读取DLYSTAMP值。如果发现这个值经常不为0，甚至很大，说明你的ADC调度过于繁忙，SOC触发冲突严重。你需要优化SOC的触发时序或优先级。如果是在运行中，一些高级算法可以利用这个延迟值进行前向补偿（Extrapolation），修正因采样延迟带来的误差。

重要限制：该功能不适用于软件触发（ADCSOCFRC1）的SOC。因为软件触发指令执行时刻到ADC硬件接收时刻存在不确定的延迟。但它能正确捕获因其他SOC软件触发导致本SOC被延迟的情况。

4. 多ADC同步操作：构建高精度并行采样系统

在三相电机控制、三电平逆变器等应用中，需要同时采样多路模拟量（如三相电流）。如果使用同一个ADC分时采样，会引入时间差（Skew），导致计算出的矢量角度产生误差。F28003x支持多个ADC模块（如ADCA, ADCB, ADCC, ADCD）的同步采样，这是实现高性能控制的关键。

4.1 同步的本质与配置铁律

同步操作的目标是让多个ADC的采样保持（S+H）窗口在时间上完全对齐。TI数据手册中许多关键性能指标（如SNR、THD）都是在同步模式下给出的。异步模式下性能会下降。

实现同步的核心铁律是：所有需要同步的ADC，其对应的SOC配置必须完全一致。这包括：

1. 触发源（TRIGSEL）：必须来自同一个硬件触发信号，例如同一个ePWM模块的SOCA/SOCB输出。软件触发无法实现同步，因为你无法保证同时写多个ADC的触发寄存器。
2. 采样窗口时间（ACQPS）：对于同一时刻启动采样的SOC，其ACQPS值必须相同。例如，ADCA的SOC0和ADCB的SOC0要同步，它们的ACQPS必须一样。但ADCA的SOC0和SOC1的ACQPS可以不同。
3. 优先级与突发模式配置：SOCPRIORITY、BURSTEN、BURSTSIZE等控制调度策略的寄存器配置也需要保持一致。

4.2 同步操作实战配置解析

手册中给出了一个经典的双ADC同步例子。我们以ADCA和ADCC同步采样两个通道为例：

// 配置ADCA的SOC0 AdcaRegs.ADCSOC0CTL.bit.CHSEL = 4; // 采样ADCINA4 (例如，A相电流) AdcaRegs.ADCSOC0CTL.bit.ACQPS = 19; // S+H窗口 = (19+1)个SYSCLK周期 AdcaRegs.ADCSOC0CTL.bit.TRIGSEL = 10; // 触发源：ePWM3.SOCB // 配置ADCC的SOC0，关键参数必须与ADCA的SOC0匹配 AdccRegs.ADCSOC0CTL.bit.CHSEL = 0; // 采样ADCINC0 (例如，C相电流)。注意：通道号可以不同！ AdccRegs.ADCSOC0CTL.bit.ACQPS = 19; // ACQPS必须相同！ AdccRegs.ADCSOC0CTL.bit.TRIGSEL = 10; // 触发源必须相同！

当ePWM3的SOCB信号产生一个上升沿时，ADCA和ADCC的SOC0会在同一时刻开启S+H窗口，对各自的模拟输入进行采样。尽管它们转换的是不同的物理引脚（CHSEL不同），但采样时刻是严格对齐的，消除了相间采�� skew。

4.3 复杂同步场景：多触发源与SOC链

系统需求可能更复杂。比如，你需要用ePWM1同步采样三相电流（SOC0, SOC1, SOC2），同时用ePWM2同步采样三相电压（SOC3, SOC4, SOC5）。这还能同步吗？可以。

同步的粒度是SOC级别的���只要对于每一组需要同时发生的采样事件，其对应的SOC配置（触发源、ACQPS）在所有ADC间保持一致即可。例如：

• 组1（电流采样）：ADCA-SOC0、ADCB-SOC0、ADCC-SOC0 都使用TRIGSEL=ePWM1_SOCA,ACQPS=19。
• 组2（电压采样）：ADCA-SOC1、ADCB-SOC1、ADCC-SOC1 都使用TRIGSEL=ePWM2_SOCA,ACQPS=31。

这样，当ePWM1触发时，三个ADC同步采电流；当ePWM2触发时，三个ADC同步采电压。两组采样之间是异步的，但组内是严格同步的。这就是手册中“多触发源同步操作”的例子所展示的。

深度避坑：同步失效的常见原因

1. 软件触发混用：这是导致同步失败的头号原因。绝对不要对需要同步的SOC使用软件触发（ADCSOCFRC1）。
2. ACQPS配置疏忽：检查每个同步SOC对的ACQPS值是否一字不差。一个19一个20都会导致微小的时序偏差。
3. 时钟不同步：确保所有ADC的时钟源（ADCCLK分频比PRESCALE）一致。虽然理论上分频比不同但相位对齐也可能同步，但为简化问题，强烈建议初始配置时让所有ADC使用相同的PRESCALE。
4. 初始化顺序：在系统初始化时，先配置好所有ADC的SOC、触发等参数，最后再统一使能ePWM的触发输出。避免在配置过程中产生意外的触发信号。

5. 关键外围功能与校准

5.1 开短路检测（OSDETECT）：硬件自检增强可靠性

这是一个用于诊断ADC输入引脚故障的模拟电路。其原理是在采样期间，通过内部开关和电阻网络，向ADC输入引脚注入一个已知的测试电压（如0V、满量程电压、5/12 Vdda等），然后观察转换结果。

如何判断开路？如果外部引脚开路（悬空），注入的测试电压会主导采样电容上的电压，ADC读出的值会非常接近你注入的测试电压值。如何判断短路？如果外部引脚对地或对电源短路，那么无论你注入什么测试电压，ADC读出的值都会始终接近短路点的电位（0V或Vdda）。

使用注意：OSDETECT电路的驱动能力较弱（等效5kΩ或7kΩ电阻），因此必须显著增加采样窗口时间（ACQPS），让测试电压有足够时间给采样电容充电，否则读数不准。它主要用于生产测试或启动自检，不能用于在线实时精度校准。

5.2 ADC上电与校准流程：确保基准精度

ADC模块的模拟电路需要稳定的电源和时钟。上电序列必须遵循：

1. 使能ADC模块时钟（PCLKCR13）。
2. 配置ADC时钟分频（ADCCTL2.PRESCALE）。
3. 给ADC模拟部分上电（ADCCTL1.ADCPWDNZ = 1）。
4. 等待一段稳定时间（具体值查数据手册，通常需要几十微秒）后再开始转换。

关于校准，最关键的一点是：F28003x在出厂时已经进行了增益、偏移和线性度校准，并将修正值（Trim Values）存储在芯片的OTP内存中。Boot ROM在启动时会自动调用Device_cal()函数加载这些值。所以，在绝大多数用户应用中，你不需要也不应该手动进行偏移校准。

什么情况下需要手动校准？只有在你的应用环境（温度、电压）与工厂测试条件差异巨大，且你确信这种差异导致了不可接受的误差时，才考虑手动校准。手动校准流程复杂（如手册16.11.1节所述），需要连接内部VREFLO，进行多次采样平均，计算并写入ADCOFFTRIM寄存器。贸然修改出厂校准值可能会使ADC性能变得更差。

6. 时序深度解析与性能优化

理解ADC的时序是优化系统性能、避免低级错误的基础。手册中的时序图（Figure 16-12, 16-13）和参数表（Table 16-9）包含了所有关键信息。

6.1 关键时序参数解读

• tSH(采样保持时间)：由(ACQPS + 1) * T_SYSCLK决定。必须大于数据手册规定的最小值，并保证外部信号能在tSH内稳定到所需精度。
• tLAT(结果锁存延迟)：从S+H窗口结束到结果写入ADCRESULT寄存器的时间。在此之前读取寄存器，得到的是旧数据！这个时间与PRESCALE分频比有关（见Table 16-9）。
• tEOC(转换结束时间)：从S+H窗口结束到ADC核心准备好进行下一次转换的时间。它决定了ADC的最大吞吐率。tEOC也取决于PRESCALE。
• tINT(中断触发时间)：取决于INTPULSEPOS和ADCINTCYCLE.DELAY的设置，如前文所述。

6.2 计算最大采样率与系统设计考量

假设系统SYSCLK = 200 MHz，ADC配置为PRESCALE=0（即ADCCLK = SYSCLK = 200MHz）。从Table 16-9可知，tEOC = 11个SYSCLK周期。

• 单通道连续采样理论最大速率：200 MHz / 11 ≈ 18.18 MSPS。
• 但这是理想值。实际还要考虑：
  1. tSH需求：外部信号源阻抗和采样电容决定了你需要多大的ACQPS。如果ACQPS设为19，则tSH = 20个周期，实际采样率受限于tSH而非tEOC：200 MHz / 20 = 10 MSPS。
  2. 多通道轮询：如果顺序采样N个通道，总时间至少为N * max(tSH, tEOC)。
  3. 突发模式（Burst Mode）：如果配置BURSTSIZE > 0，一次触发可以连续转换多个SOC，这些SOC之间的间隔很小（通常1-2个ADCCLK），可以显著提升多通道采样的平均速率。

设计建议：在电机控制等实时系统中，通常以控制环路频率（如20kHz）为基准来设计ADC时序。确保在最坏情况下（所有SOC都被触发），ADC能在下一个PWM周期开始前完成所有转换和中断处理，为算法留出充足的计算时间。使用PPB进行硬件比较和限幅，可以减轻CPU负担，把宝贵的计算资源留给更核心的算法。