C2000 ePWM数字比较子模块：硬件级实时保护与精准控制

1. 数字比较子模块：从信号到事件的精密转换

在电机驱动和开关电源这类对实时性要求极高的嵌入式系统中，硬件级的快速响应和精准控制是系统稳定运行的基石。想象一下，一个电机驱动器正在高速运转，突然发生了过流，如果这个故障信号需要经过CPU软件轮询、判断再处理，可能几十微秒就过去了，功率器件早已烧毁。数字比较（Digital Compare）子模块就是为了解决这个“生死时速”问题而生的硬件单元。它本质上是一个高速、并行的“哨兵”系统，能够绕过CPU，直接根据预设的逻辑条件，对PWM输出进行干预，或者立即通知CPU处理。

在德州仪器（TI）的C2000系列微控制器，尤其是TMS320F2807x这类面向实时控制的产品中，增强型脉宽调制器（ePWM）模块集成了功能强大的数字比较子模块。它不仅仅是简单的高低电平比较，而是一个集成了事件生成、滤波、捕获乃至高级时序控制（如谷底开关）的综合性硬件逻辑单元。其核心价值在于，它将原本需要复杂软件算法和高速中断才能实现的保护与同步逻辑，固化到了硬件中，实现了纳秒级的响应速度和确定性的行为。

这个模块的输入信号来源非常灵活，主要分为两类：一类是来自芯片外部的三个跳闸输入引脚（TZ1, TZ2, TZ3），通常连接快速比较器或故障信号；另一类是来自片内模拟比较器子系统（CMPSS）的数字输出信号。通过配置DCTRIPSEL寄存器，我们可以自由地将这些输入信号映射到四个核心的比较信号上：数字比较A高/低（DCAH/L）和数字比较B高/低（DCBH/L）。这为同时监控多个故障源或控制信号提供了可能。

接下来的关键一步是事件生成。TZDCSEL寄存器负责“鉴定”这些DCAH/L和DCBH/L信号，将它们转化为可被后续逻辑处理的标准事件：DCAEVT1、DCAEVT2、DCBEVT1、DCBEVT2。你可以把这理解为将原始的、可能带有毛刺的“告警”信号，整形成规整的“事件脉冲”。这里有一个非常重要的细节：当TZn信号被用作数字比较事件源时，它被视为普通输入，可以配置为高有效或低有效。但一旦它被用作跳闸功能，其对ePWM输出的影响是异步的，这意味着只要故障信号有效，无论CPU在做什么，PWM输出会立即被强制到安全状态（如高阻或拉低），这种硬件级的“硬保护”是软件无法替代的。

注意：关于跳闸信号的锁存，手册中提到一个关键时序：要使跳闸条件被CBC（逐周期）或OST（单次）锁存器锁存，有效脉冲宽度必须至少持续3个TBCLK同步脉冲宽度。如果脉宽小于这个值，锁存可能发生，也可能不发生。这意味着在设计外部故障检测电路时，必须确保故障信号的宽度满足这个最小要求，否则保护可能不可靠。这是一个极易被忽略的硬件与软件协同设计要点。

生成了DCAEVTx和DCBEVTx事件后，它们就成为了整个数字比较子模块的“货币”。这些事件有四个主要的“消费”途径：强制跳闸（Force）、产生中断（Interrupt）、触发ADC转换（SOC）和生成同步信号（Sync）。每个途径都对应着不同的应用场景。

1.1 事件分发的四大路径解析

1. 强制跳闸（Force Signal）：这是最直接、最快速的保护路径。DCAEVT1/2.force信号可以直接强制跳闸条件，影响EPWMxA输出引脚的状态。具体影响方式由TZCTL、TZCTLDCA、TZCTLDCB等寄存器配置，可以设置为高电平、低电平或高阻态。如果DCAEVT1/2信号被TZSEL寄存器选为逐周期（CBC）或单次（OST）跳闸源，那么.force信号将通过TZCTL或TZCTL2寄存器配置生效。DCBEVT1/2.force 信号同理，但作用于EPWMxB引脚。

这里存在一个优先级问题。当多个跳闸源（如外部TZ信号和内部数字比较事件）同时作用于同一个PWM输出时，谁说了算？硬件定义了明确的优先级链：

• 对于EPWMxA输出：优先级从高到低为：TZA -> DCAEVT1 -> DCAEVT2。
• 对于EPWMxB输出：优先级从高到低为：TZB -> DCBEVT1 -> DCBEVT2。

这意味着，如果高优先级的故障（如直接来自引脚的TZA）发生，它会覆盖低优先级事件（如内部比较器产生的DCAEVT1）的动作。这在设计多重保护策略时至关重要，你需要将最紧急、最致命的故障分配给最高优先级的通道。

2. 中断信号（Interrupt Signal）：当需要CPU介入处理时，事件可以触发中断。通过设置TZEINT寄存器中对应的位（DCAEVT1, DCAEVT2, DCBEVT1, DCBEVT2），可以使能这些事件的中断功能。一旦事件发生，就会产生一个EPWMxTZINT中断。在中断服务程序中，必须通过设置TZCLR寄存器中对应的位来清除中断标志，否则会持续产生中断。这种方式适用于那些不需要立即关闭PWM，但需要CPU记录、分析或进行复杂处理的场景，比如预警、数据记录或高级算法调整。

3. 启动转换信号（SOC Signal）：这是实现精准采样同步的关键。DCAEVT1.soc和DCBEVT1.soc信号可以连接到事件触发子模块（ETS），并被选为触发ADC开始转换的源。例如，通过配置ETSEL[SOCASEL]位，可以选择DCAEVT1事件来产生ADC的SOCA脉冲。这在峰值电流控制中非常典型：当电流达到比较器阈值（产生DCAEVT事件）的瞬间，立即触发ADC对输出电压或其他关键参数进行采样，实现了电流环与电压环采样的完美同步，消除了软件延迟带来的相位误差。

4. 同步信号（Sync Signal）：DCAEVT1.sync和DCBEVT1.sync事件可以参与到ePWM模块的同步链中。它们会与EPWMxSYNCI输入信号以及TBCTL[SWFSYNC]软件强制同步信号进行“或”操作，共同产生一个同步脉冲给时间基准计数器（TBCTR）。这允许一个ePWM模块的内部事件（如基于电流比较的过零点）去同步其他ePWM模块的计数器，实现复杂的多模块协同工作，例如在交错并联DC/DC变换器中，让各相在特定的电流或电压事件点同步开关。

为了更直观地理解事件触发逻辑，手册中提供了清晰的框图。以DCAEVT1为例（图14-51），其路径可以概括为：源选择（DCACTL[EVT1SRCSEL]，可选原始事件或滤波后事件） -> 同步选择（DCACTL[EVT1FRCSYNCSEL]，选择force信号是同步还是异步生效） -> 产生force信号 -> 同时，可独立使能SOC生成（DCACTL[EVT1SOCE]）和Sync生成（DCACTL[EVT1SYNCE]）。中断路径则通过TZEINT使能，事件置位TZFLG标志，由TZCLR清除。这种高度可配置、多路并发的结构，赋予了数字比较子模块极大的灵活性。

2. 事件滤波：在噪声中捕捉真实信号

在实际的电力电子环境中，信号噪声无处不在。比较器的输出可能因为开关噪声、振铃或电磁干扰而产生短暂的毛刺。如果这些毛刺被误认为是有效事件，将导致PWM误关断、ADC误触发或中断风暴，严重干扰系统运行。事件滤波（Event Filtering）功能就是为了滤除这些噪声，确保只有真实的、持续有效的信号才能触发后续动作。

事件滤波的核心是消隐窗口（Blanking Window）逻辑。其工作原理很简单：在预期的噪声区域（通常是开关管动作的瞬间），打开一个“屏蔽窗口”，在此期间内发生的所有数字比较事件都会被忽略。窗口结束后，事件检测功能恢复正常。

2.1 消隐窗口的配置与时机

消隐窗口的配置涉及三个关键寄存器：DCFCTL、DCFOFFSET和DCFWINDOW。

1. 使能与对齐（DCFCTL）：首先通过DCFCTL[BLANKE]位使能滤波功能。DCFCTL[PULSESEL]位决定了消隐窗口以哪个时间基准事件为起点进行对齐。通常有两个选择：

   • CTR = PRD：在时间计数器（TBCTR）等于周期值（TBPRD）时，即PWM周期结束/开始时。
   • CTR = 0：在时间计数器归零时。 在一些需要对称屏蔽的应用中，甚至可以设置为两者都对齐。这个起点的选择取决于你的系统中噪声主要出现在PWM周期的哪个阶段。例如，在Buck电路的开关管开通瞬间，电流采样信号可能有一个尖峰，此时可以将窗口起点对齐到CTR=0（如果此时是上管开通）。

2. 偏移量（DCFOFFSET）：DCFOFFSET寄存器设置一个以TBCLK为单位的偏移值。它定义了从上述对齐点（CTR=PRD或0）开始，延迟多少个TBCLK周期后，消隐窗口才真正开始。这允许你将窗口精确地对准到噪声出现的时刻。例如，如果开关管开通后需要1us的稳定时间，而TBCLK周期是10ns，那么你可以设置DCFOFFSET = 100。

3. 窗口宽度（DCFWINDOW）：DCFWINDOW寄存器定义了消隐窗口持续的宽度，同样以TBCLK为单位。在偏移量结束后，窗口开启，并持续WINDOW个TBCLK周期。在此期间，所有事件被忽略。

手册中的图14-56展示了消隐窗口的几种时序情况，特别是当窗口跨越CTR=0或CTR=PRD边界时，下一个窗口仍然会在相同的偏移点后开始，保证了周期性噪声滤除的一致性。

2.2 捕获控制：记录事件发生的精确时刻

除了滤除噪声，事件滤波逻辑还附带了一个强大的功能：事件捕获。当使能捕获控制逻辑（DCCAPCTL[CAPE]）后，当被选中的DCxEVTy事件发生时（当然，是在非消隐期），硬件会自动捕获此刻时间基准计数器（TBCTR）的值，并存入DCCAP寄存器。

这个功能的价值巨大。例如，在峰值电流模式控制中，你不仅想知道电流何时达到阈值（触发事件），还想知道这个事件发生在当前PWM周期的哪个具体时刻（TBCTR值）。这个时间点反映了电感电流上升的斜率、输入电压等信息，可以用于计算占空比、进行环路补偿甚至实现高级算法。

捕获有两种模式：

• 直接读取模式：CPU直接从DCCAP活动寄存器读取捕获值。
• 影子模式：通过设置DCCAPCTL[SHDWMODE]使能。在此模式下，捕获值先存入活动寄存器，然后在指定的同步事件（由DCFCTL[PULSESEL]定义，如CTR=PRD）发生时，自动复制到影子寄存器。CPU总是从影子寄存器读取。这避免了CPU在读取过程中，寄存器值因新事件发生而改变，保证了数据的一致性，是软件设计的推荐方式。

捕获的触发机制由DCCAPCTL[CAPMODE]控制：一种是每次指定的同步事件（如CTR=PRD）复位捕获使能，允许下一个事件被捕获；另一种是捕获发生后，需要软件手动清除DCCAPCTL[CAPSTS]标志位来使能下一次捕获。这为不同应用场景提供了灵活性。

实操心得：在配置消隐窗口时，一个常见的错误是窗口设置过窄或偏移不准，导致无法滤除全部噪声；或者窗口设置过宽，掩盖了真实的有效事件。建议在实际硬件上，先用示波器同时观测比较器输出信号和PWM开关点，精确测量噪声脉冲的起始时间、宽度和周期性，再据此计算DCFOFFSET和DCFWINDOW的值。初始值可以设得保守一些（宽一些），确保系统稳定，再逐步收窄以优化响应速度。

3. 谷底开关应用：硬件助力提升电源效率

谷底开关（Valley Switching）或临界导通模式（CrM）是提升反激式、LLC等谐振或准谐振开关电源效率的关键技术。其核心思想是在功率MOSFET的漏-源极电压（Vds）处于谷底（最小值）时开启开关管，从而实现零电压开关（ZVS），大幅降低开关损耗。传统上，这需要复杂的模拟电路或高带宽的软件检测算法。ePWM的数字比较子模块，结合其事件滤波和边缘捕获逻辑，在硬件层面原生支持了这一功能，极大地简化了设计和提高了可靠性。

3.1 谷底开关的工作原理与硬件实现

谷底开关的本质是检测Vds的振荡波形，预测其下一个谷底点，并在此刻发出下一个PWM开通信号。ePWM的硬件实现此功能的过程，可以分解为以下几个步骤，如图14-57所示：

1. 信号选择与预处理：首先，通过DCFCTL[SRCSEL]选择一个DCxEVTy事件作为谷底开关块的输入。这个事件通常来源于连接Vds检测电路的模拟比较器。你可以选择使用原始的DCxEVTy事件，也可以选择经过前述消隐窗口滤波后的DCEVTFILT信号，以增强抗噪性。

2. 边缘滤波与计数：这是预测谷底的关键。Vds的振荡会产生多个过零点（边缘）。我们需要忽略最初几个可能不稳定的振荡边缘，从第N个稳定的边缘开始计算。通过配置DCFCTL[EDGEMODE, EDGECOUNT]，可以设置边缘滤波器捕获特定数量的上升沿、下降沿或双边沿。例如，设置EDGECOUNT=2，意味着忽略第一个边沿，在检测到第二个边沿时才触发后续动作。

3. 触发与复位：通过VCAPCTL[TRIGSEL]选择正确的事件来复位和重启边缘滤波器及计数器。通常，这个触发事件就是PWM周期开始（CTR=PRD）或结束（CTR=0），表示开始一个新的谷底检测周期。触发事件到来后，边缘滤波器和计数器被复位，准备开始新的捕获。

4. 振荡周期测量：使能谷底捕获逻辑（VCAPCTL[VCAPE]）。通过VCNTCFG[STARTEDGE]和VCNTCFG[STOPEDGE]分别选择开始计数和停止计数的边沿。例如，设置STARTEDGE为第一个下降沿（对应Vds开始下降），STOPEDGE为第二个下降沿（对应下一个周期的开始）。一个16位硬件计数器会在STARTEDGE开始，在STOPEDGE停止，捕获到的计数值CNTVAL就代表了Vds的振荡周期。这里必须注意：STOPEDGE的值必须大于STARTEDGE的值。

5. 延迟计算与应用：得到振荡周期CNTVAL后，需要计算并施加一个延迟，使得PWM的开通信号恰好对准谷底点。这个延迟通常是振荡周期的一半（对应谷底点）。硬件提供了灵活的配置：

   • VCAPCTL[VDELAYDIV]：可以设置对CNTVAL进行分频（如除以2），直接得到半周期延迟。
   • SWVDELVAL：软件可编程的延迟值。可以用于补偿硬件路径延迟，或进行动态调整。 最终的延迟可以是纯硬件计算的CNTVAL/2，也可以是(CNTVAL/2 + SWVDELVAL)，或者只用SWVDELVAL。通过VCAPCTL[EDGEFILTDLYSEL]选择将计算好的延迟应用到滤波后的边沿信号上。

6. 生成同步信号：经过上述延迟后产生的最终事件（DCEVTFILT），可以被用来同步PWM的时间基准，即强制在谷底点开启一个新的PWM周期，从而实现谷底开关。

3.2 配置流程与注意事项

实现一个基本的谷底开关功能，软件配置流程大致如下：

1. 初始化数字比较源：配置DCTRIPSEL和TZDCSEL，将反映Vds过零点的比较器信号映射为DCAEVT1事件。
2. 配置事件滤波（可选但推荐）：设置DCFCTL、DCFOFFSET、DCFWINDOW，滤除开关噪声，确保捕获到的是干净的谐振过零信号。
3. 配置边缘滤波器：根据Vds振荡特性，设置DCFCTL[EDGEMODE, EDGECOUNT]。例如，对于典型的衰减振荡，可能选择在第二个下降沿触发。
4. 配置谷底捕获：
   • 使能捕获：VCAPCTL[VCAPE] = 1。
   • 设置触发源：VCAPCTL[TRIGSEL]选择CTR=PRD。
   • 设置开始/停止边沿：VCNTCFG[STARTEDGE]和VCNTCFG[STOPEDGE]。
5. 配置延迟应用：
   • 设置分频：VCAPCTL[VDELAYDIV] = 1（假设除以2）。
   • 选择延迟源：VCAPCTL[EDGEFILTDLYSEL]选择使用硬件计算的延迟。
   • 可选地，在SWVDELVAL中写入一个校准值。
6. 将事件链接到同步：配置DCACTL寄存器，使能DCAEVT1.sync，并将该同步信号连接到时间基准模块，使其能够复位或同步TBCTR。

避坑指南：谷底开关硬件虽然强大，但调试时需要格外小心。首先，确保你的比较器电路能准确、快速地反映Vds过零点，比较器本身的速度和迟滞设置很重要。其次，初始调试时，建议先不使用延迟，直接将滤波后的事件作为同步源，观察PWM是否能在过零点同步。确认基本功能正常后，再逐步使能边缘计数和延迟计算。务必用示波器同时监测Vds波形、比较器输出和PWM驱动信号，验证硬件捕获的周期值CNTVAL是否与实测的振荡周期相符。如果发现开通点不在谷底，微调SWVDELVAL或VDELAYDIV进行校准。TI的C2000Ware中提供了具体的谷底开关示例代码，这是最好的学习起点。

4. 典型应用场景与多模块协同

数字比较子模块的功能最终要服务于具体的功率拓扑。理解它在不同系统架构中的应用，能帮助我们更好地进行模块配置和资源分配。

4.1 峰值电流模式控制

如图14-75所示，在Buck电路的峰值电流模式控制中，电感电流通过采样电阻转换为电压，送入片内比较器的正端。比较器的负端接一个参考电压（可由内部DAC或外部提供）。当电感电流上升达到参考值时，比较器翻转，产生数字比较事件（如DCAEVT2）。

此时，我们将该事件配置为逐周期（CBC）跳闸源。一旦事件发生，DCAEVT2.force信号会立即强制关断当前周期的PWM输出（EPWMxA），如图14-76所示。这就实现了每个开关周期电流峰值都被严格限制在参考值，构成了一个硬件实现的、响应极快的内环（电流环）。同时，这个事件还可以触发ADC，在关断时刻对输出电压进行采样，用于外环（电压环）计算下一个周期的电流参考值。这种硬件峰值电流限制，是提高电源动态响应和可靠性的关键。

4.2 多模块同步与相位控制

在需要多个ePWM模块协同工作的复杂拓扑中，如三相逆变器、交错并联DC/DC，数字比较事件产生的同步信号（Sync）扮演了核心角色。

以图14-67所示的双三相逆变器控制为例，六个ePWM模块控制两个电机。模块1通常配置为主模块（Master），其SyncOut信号在CTR=PRD（周期点）或CTR=CMPB（任意点）时产生。其他模块配置为从模块（Slave），其SyncIn接收主模块的同步信号。关键点在于从模块的TBPHS（相位寄存器）和TBCTL寄存器配置。

当从模块收到同步脉冲时，如果配置为加载相位（TBCTL[PHSEN] = 1），它会立即将TBPHS寄存器的值载入自己的时间计数器TBCTR。这就实现了精确的相位偏移控制。

• 三相逆变器：三个桥臂互差120度。假设PWM周期TBPRD=600，那么控制U相的模块1TBPHS=0，V相的模块2TBPHS=200，W相的模块3TBPHS=400。主模块（模块1）在每个周期结束时发出同步信号，模块2和3收到后分别从200和400开始计数，自然形成了120度相位差。
• 交错并联DC/DC：对于N相交错并联，每相相位差为360/N度。第M个从模块的相位值计算公式为：TBPHS(M) = (TBPRD / N) * (M - 1)。例如，四相交错，TBPRD=800，则四个模块的TBPHS分别为0, 200, 400, 600。

4.3 高级拓扑：移相全桥与ZVS

在图14-73所示的移相全桥（Phase-Shifted Full-Bridge, PSFB）或零电压开关全桥（ZVSFB）中，数字比较和相位控制结合得更加紧密。这里，两个ePWM模块控制一个H桥：模块1控制原边桥臂的左管（A）和右管（B），模块2控制另一个桥臂的左右管。两个模块工作频率相同。

控制的核心不再是占空比（通常固定在接近50%），而是两个桥臂之间的相位差。通过实时调整从模块（模块2）的TBPHS值，可以动态改变两个桥臂驱动信号之间的相位移动量，从而控制传输到变压器原边的电压有效值，并利用谐振实现ZVS。如图14-74所示，通过调节相位差，可以控制功率传输和实现开关管的软开关。数字比较事件在这里可能用于检测谐振电流过零点或实现保护，而相位寄存器TBPHS的动态写入（通常由软件根据算法计算）则是实现移相控制的关键。

5. 常见问题与实战调试技巧

在实际工程中应用数字比较子模块，难免会遇到各种问题。下面整理了一些典型问题及其排查思路，以及从实战中总结出的调试技巧。

5.1 问题排查速查表

问题现象	可能原因	排查步骤与解决方法
数字比较事件无法触发跳闸	1. 信号源选择错误 (DCTRIPSEL)。 2. 事件未使能或未正确映射 (TZDCSEL)。 3. 跳闸动作未配置 (TZCTL,TZCTLDCA)。 4. 跳闸类型未选择 (TZSEL中未将DCAEVT设为CBC/OST)。 5. 外部TZ引脚功能未使能或电平极性配置错误。	1. 检查DCTRIPSEL寄存器，确认输入信号（CMPSS或TZ）已正确映射到DCAH/L或DCBH/L。 2. 检查TZDCSEL寄存器，确认DCAH/L等信号已生成DCAEVT事件。 3. 检查TZCTL和TZCTLDCA/DCB，确认事件触发后PWM输出应被强制为何种状态（高、低、高阻）。 4. 检查TZSEL寄存器，确认DCAEVT1/2等已被使能为CBC或OST跳闸源。 5. 检查GPIO复用配置，确认TZ引脚已配置为ePWM功能，并检查TZCTL中对应位的电平有效极性。
事件能跳闸但无法产生中断	1. 中断未使能 (TZEINT)。 2. 中断标志未清除，导致后续中断被屏蔽。 3. PIE中断控制器未正确配置。	1. 确认TZEINT寄存器中对应的DCAEVT1等中断使能位已置1。 2. 在中断服务程序（ISR）中，首先读取TZFLG确认中断源，然后必须向TZCLR寄存器相应位写1以清除标志。 3. 检查PIE相关配置，确认ePWM的TZ中断向量已正确使能并连接到ISR。
ADC无法被数字比较事件触发	1. 事件触发SOC未使能 (DCACTL[EVT1SOCE])。 2. ADC的SOC源选择错误 (ETSEL[SOCASEL])。 3. ADC SOC配置本身有问题（如排序器未使能）。	1. 检查DCACTL或DCBCTL寄存器，确认EVT1SOCE或EVT2SOCE位已使能。 2. 检查事件触发子模块的ETSEL寄存器，确认SOCA或SOCB的触发源已选择为DCAEVT1或DCBEVT1。 3. 单独测试ADC用软件触发是否正常，排除ADC模块本身配置问题。
消隐窗口滤波不起作用，误触发频繁	1. 消隐窗口未使能 (DCFCTL[BLANKE])。 2. 窗口偏移(DCFOFFSET)和宽度(DCFWINDOW)设置不合理，未能覆盖噪声区间。 3. 窗口对齐点 (DCFCTL[PULSESEL]) 选择错误。	1. 确认DCFCTL[BLANKE]=1。 2.使用示波器！同时测量PWM开关信号和比较器输出信号，精确测量噪声脉冲相对于CTR=0或CTR=PRD点的起始时间和宽度。根据测量结果计算并设置DCFOFFSET和DCFWINDOW。建议初始值设宽一些。 3. 根据噪声在周期中出现的位置，调整PULSESEL对齐到CTR=0或CTR=PRD。
谷底开关功能不稳定，开通点不准	1. 比较器信号质量差，过零点检测不准。 2. 边缘滤波计数 (EDGECOUNT) 设置错误，未跳过初始不稳定边沿。 3. 开始/停止边沿 (STARTEDGE/STOPEDGE) 选择错误，导致周期测量不准。 4. 延迟计算分频 (VDELAYDIV) 或软件偏移 (SWVDELVAL) 设置不当。 5. 捕获的振荡周��CNTVAL超出预期范围。	1. 优化比较器前端电路，增加适量迟滞，确保输出干净方波。 2. 观察Vds振荡波形，确定需要跳过几个初始边沿。通常EDGECOUNT=1或2。 3. 仔细分析Vds波形，明确哪个边沿标志振荡开始（START），哪个边沿标志下一个周期开始（STOP）。STOPEDGE必须大于STARTEDGE。 4. 理论延迟是半周期 (CNTVAL/2)。先用此值，观察开通点，再用SWVDELVAL进行微调补偿电路和逻辑延迟。 5. 在调试阶段，使能捕获功能后，在中断中读取DCCAP或CNTVAL寄存器，打印或通过CCS观察其值，与理论计算值对比。
多模块同步时相位关系错乱	1. 主模块未产生同步输出 (TBCTL[SYNCOSEL])。 2. 从模块未使能同步输入加载相位 (TBCTL[PHSEN])。 3. 从模块的TBPHS寄存器值计算错误。 4. 同步信号路径上有干扰或延迟。	1. 检查主模块TBCTL[SYNCOSEL]，应设置为CTR=PRD或CTR=CMPB输出同步脉冲。 2. 检查从模块TBCTL[PHSEN]，应设置为在同步脉冲时加载相位值。 3. 根据前述公式重新计算TBPHS值。确认所有模块的TBPRD相同。 4. 同步是硬件连线，检查原理图连接。在软件中，可以暂时用TBCTL[SWFSYNC]软件强制同步来测试同步功能是否基本正常。

5.2 实战调试技巧与心得

1. 分步验证，循序渐进：不要试图一次性配置好所有复杂功能（如谷底开关）。应该从最简单的功能开始验证：先配置一个GPIO输出模拟比较器信号，测试数字比较事件能否触发一个LED翻转。然后测试跳闸功能，再测试中断，接着是ADC触发，最后才是复杂的滤波和谷底开关。每一步都确保其独立工作正常。

2. 善用示波器与CCS图形化工具：示波器是调试电力电子和实时控制系统的眼睛。一定要同时观测关键信号：PWM驱动、电流/电压采样波形、比较器输出、以及ePWM模块的内部事件信号（有些芯片可以通过GPIO映射输出内部信号如DCAEVT1.force）。TI的Code Composer Studio (CCS) 内置了强大的图形化工具（如CPU负载、实时变量监控），可以实时绘制TBCTR、CMPA、TBPHS等寄存器的变化曲线，对于理解模块动态行为至关重要。

3. 寄存器配置的“原子性”与顺序：在初始化ePWM模块时，特别是配置相互关联的多个子模块（如时间基准、比较、动作限定、数字比较）时，要注意配置顺序。一个推荐的做法是，先配置所有静态参数（如周期、相位、比较值、动作模式），最后再使能计数器 (TBCTL[CTRMODE]) 和使能输出。对于数字比较，先配置信号源和事件生成，再配置滤波，最后配置动作（跳闸、中断等）。避免在计数器运行时频繁修改某些关键寄存器，必要时使用影子寄存器。

4. 理解同步与异步路径：牢记TZ信号的跳闸是异步的，这意味着它优先级最高，响应最快，但可能不受时钟域同步的影响，在极端情况下需考虑亚稳态。而数字比较事件（DCAEVTx）的force信号可以选择同步或异步（通过DCACTL[EVT1FRCSYNCSEL]配置）。同步模式可以避免亚稳态，但会引入几个时钟周期的延迟。在要求极致保护速度的场景，使用异步；在稳定性要求更高的场景，使用同步。

5. 利用C2000Ware的示例代码：TI提供的C2000Ware库包含了大量ePWM和数字比较的示例工程。这些代码是极佳的学习起点和参考。不要盲目复制粘贴，而是结合数据手册和用户指南，理解每一行配置代码的含义。从最简单的示例开始修改，逐步增加功能，是最高效的学习路径。

数字比较子模块是C2000 ePWM的精华所在，它将硬件加速的逻辑控制能力发挥到了极致。从简单的故障保护到复杂的谷底开关、峰值电流控制，其设计思想都贯穿了“硬件处理确定性实时任务，软件处理高级决策与配置”的原则。掌握它，意味着你能够为你的电机驱动或电源产品构建一个响应迅速、稳定可靠的硬件保护与控制骨架。