深入解析TI ADS892xB高速SAR ADC：集成基准与增强型SPI设计实践-平芜编程栈

1. 项目概述：为什么我们需要关注ADS892xB这类高速SAR ADC？

在工业自动化、医疗成像或者高端测试设备里，我们经常遇到一个核心挑战：如何把传感器捕捉到的、瞬息万变的模拟信号，又快又准地“翻译”成数字世界能理解的代码。这个“翻译官”就是模数转换器（ADC）。而在众多ADC架构中，逐次逼近寄存器（SAR）型ADC，凭借其在速度、精度和功耗三者间取得的绝佳平衡，成为了高精度数据采集系统的中坚力量。它不像流水线ADC那样有漫长的流水线延迟，也不像Σ-Δ ADC那样需要复杂的数字滤波器来换取高分辨率，SAR ADC以其“无延迟”的输出特性和简洁的工作原理，在需要快速决策和实时反馈的系统中无可替代。

今天要深入拆解的ADS892xB系列，就是TI（德州仪器）推出的一款在16位分辨率上做到极致的SAR ADC。它的核心价值，远不止于手册上标注的1 MSPS采样率或±0.25 LSB的积分非线性误差（INL）。真正让我在项目选型中眼前一亮，并决定花时间深入研究其每一个细节的，是它为解决高速高精度系统设计中的几个经典痛点所提供的“一站式”方案。这些痛点包括：为高速SAR ADC提供一个稳定、低噪声的基准电压源所需的复杂外围电路；多ADC系统中由高频率SPI时钟带来的严峻的布局布线和信号完整性挑战；以及如何在单电源供电下维持模拟部分极致的性能。

ADS892xB系列通过集成高性能基准电压缓冲器（BUF）和低压差稳压器（LDO），并引入增强型SPI接口，直击这些痛点。无论你是在设计一台多通道超声检测设备，一个高速数据采集卡，还是一个精密的自动化测试单元，理解这个系列器件的内部机制和设计要点，都能让你在系统性能、复杂度和成本之间找到更优的平衡点。接下来，我将结合数据手册的深层信息和实际工程经验，带你彻底搞懂这颗芯片。

2. 核心架构与特性深度解析

要驾驭一颗高性能ADC，绝不能只停留在参数表层面。我们必须深入其内部架构，理解每个模块是如何协同工作，最终达成那些漂亮的技术指标的。ADS892xB的框图清晰地揭示了它的四大核心模块：为内部精密电路供电的LDO、确保参考电压纯净稳定的内部基准缓冲器（BUF）、执行核心转换任务的SAR ADC内核，以及负责与外部世界通信的增强型多SPI数字接口。

2.1 集成LDO：单电源供电的基石

很多高精度ADC需要分离的模拟电源（AVDD）和数字电源（DVDD），甚至对模拟电源的噪声有极其苛刻的要求。ADS892xB内置的LDO模块，允许你仅通过一个RVDD引脚（3V至5.5V）为整个芯片供电。这个LDO会生成一个非常干净的内部电压轨（典型值2.85V，在DECAP引脚测得），专门用于驱动SAR ADC内核、基准缓冲器等最敏感的模拟电路。

这里有一个至关重要的设计细节：数据手册要求你在两个DECAP引脚（引脚13和14）之间并联一个1μF的X7R陶瓷电容到地。这个电容的作用不仅仅是滤波，它更是LDO输出级的必要补偿元件，直接影响LDO环路的稳定性。在实际布局时，你必须将这个电容尽可能靠近DECAP引脚放置，并通过短而粗的走线连接到芯片的GND引脚（最好是同一个接地过孔）。我曾在一个早期版本中，因为将此电容放得稍远（约5mm），并在路径上引入了不必要的电感，导致系统在高温下偶尔出现转换结果异常跳动，排查了许久才发现是LDO输出产生了轻微振荡。所以，请务必像对待ADC的基准去耦电容一样，严肃对待这个1μF电容的布局。

2.2 集成基准缓冲器：性能与简化的关键

基准电压的稳定性，直接决定了ADC的转换精度。高速SAR ADC在转换过程中，其内部的电容阵列会以很高的频率从基准源抽取电荷，产生瞬态的大电流脉冲。如果一个普通的电压基准源直接驱动ADC的REFIN引脚，这些电流脉冲会导致基准电压瞬间跌落（droop），引入非线性误差和噪声。

ADS892xB集成的基准缓冲器，其核心价值就是隔离这种动态负载。它就像一个强大的“水库”和“水泵”系统。外部接在REFBUFOUT引脚上的10μF陶瓷电容（CREFBUF）是“水库”，储存电荷；内部的缓冲器放大器则是“水泵”，以极快的响应速度（高带宽、高输出电流）维持“水库”水位（电压）的恒定。数据手册中有一个非常直观的图表（Figure 33），对比了三种情况：外部基准直驱、使用外部运放作为缓冲、以及使用ADS892xB的内部缓冲。在突发模式（Burst Mode）下，内部缓冲器能将第一个转换周期的建立误差控制在0.5 LSB以内，而前两种方案则会产生数个LSB的偏差，这对于高精度应用是致命的。

关于基准缓冲器的配置，有两个寄存器需要特别关注：

REF_MRG寄存器：其中的EN_MARG位可以开启基准微调（Margining）功能。开启后，你可以在±4.5mV范围内，以约280μV的步进调整REFBUFOUT的输出电压。这在系统校准中非常有用，例如，可以微调ADC的增益，以补偿传感器或前端调理电路的增益误差。
OFST_CAL寄存器：其中的REF_SEL[2:0]位用于设置最接近实际使用的VREF电压值（例如2.5V, 3V, 4.096V, 5V等）。正确设置此值，内部电路会自动进行偏移校准，将输入偏移误差（Offset Error）最小化。这是手册中未明确强调但实际影响DC精度的一个小技巧。

2.3 增强型SPI接口：高吞吐率与低时钟速率的魔法

这是ADS892xB系列最具创新性的特性之一，也是其命名为“增强型”SPI的原因。传统的高速SAR ADC要实现高采样率（如1 MSPS），需要主控制器提供极高的SPI时钟（SCLK）频率来在转换间隙（tacq）内读完所有数据位。对于16位ADC，若采用标准3线SPI（CS, SCLK, SDO），在1 MSPS时，需要至少16个SCLK周期来读取数据，这意味着SCLK频率必须高于16 MHz。考虑到建立时间、保持时间等裕量，实际要求往往超过50 MHz（如手册中标准SPI模式需52 MHz）。如此高的频率会给PCB布局带来巨大挑战，容易引发串扰和电磁干扰（EMI）。

增强型SPI通过两种核心机制破解了这一难题：

多数据线输出：芯片提供了SDO-0到SDO-3共4个数据输出引脚。通过配置，你可以将16位数据并行输出到2条或4条数据线上。例如，配置为4线模式时，每个SCLK周期可以传输4位数据，读取16位结果仅需4个SCLK周期。这样，在1 MSPS下，仅需18 MHz的SCLK即可完成数据传输，时钟频率降低了近三分之二！
源同步时钟与数据奇偶校验：除了降低时钟频率，增强型SPI还支持源同步模式。在此模式下，芯片会通过RVS引脚输出一个数据选通（Strobe）信号。你的控制器（如FPGA）可以忽略SCLK的绝对时序，转而使用这个与数据输出完全同步的RVS信号来锁存数据，极大地简化了高速数据接收的时序设计，降低了因时钟抖动（jitter）或布线延迟差异导致数据采样错误的风险。同时，你还可以启用数据奇偶校验位，SPI帧中会额外包含一个校验位，供主机验证数据传输的正确性，这在强噪声环境或多ADC同步系统中是提升系统鲁棒性的重要功能。

下表对比了不同接口模式下的时钟需求：

器件分辨率	标准3线SPI (所需SCLK)	增强型3线SPI (所需SCLK)	关键优势
20位 (ADS890xB)	70 MHz	22 MHz	时钟频率降低约68%
18位 (ADS891xB)	58 MHz	20 MHz	时钟频率降低约65%
16位 (ADS892xB)	52 MHz	18 MHz	时钟频率降低约65%，布局难度大减

3. 关键电气参数与选型指南

数据手册中密密麻麻的参数表格是设计的法律依据。我们需要从中提炼出最关键的信息，并理解其背后的物理意义和设计影响。

3.1 直流精度：系统准确度的底线

直流精度参数决定了ADC测量一个静态电压时的绝对准确性。

积分非线性（INL）：典型值±0.25 LSB，最大值±0.5 LSB。这表示在整个输入范围内，ADC的实际传输函数与理想直线的最大偏差。±0.25 LSB对于16位ADC（1 LSB = VREF / 65536）来说是极好的水平，意味着非线性误差引入的失真微乎其微。在需要高精度直流测量的场合（如电子秤、精密电压表），这是首要关注指标。
微分非线性（DNL）：典型值±0.2 LSB，确保无丢失码。DNL表示每个数字码对应的实际步进与理想1 LSB步进的差异。DNL < |1| LSB是保证ADC单调性（输入增加，输出永不减少）和无丢失码的关键。ADS892xB轻松满足，这意味着其转换特性是连续且可预测的。
偏移与增益误差：偏移误差典型值±0.5 LSB，增益误差典型值±0.005% FSR。这些误差是系统性的，可以通过软件或硬件进行校准。但芯片内置的REF_SEL[2:0]和OFFSET_CAL寄存器已经提供了初步的偏移校准能力，善用它们可以减少后期校准的负担。

注意：这些直流参数都是在内部基准缓冲器启用、且CREFBUF=10μF、RESR=0Ω的条件下测试的。如果你为了降低噪声而像某些设计那样在基准路径上串联一个磁珠或小电阻，必须确保其直流电阻（RESR）不超过手册规定的最大值（1.3Ω），否则过大的RESR会与CREFBUF形成低通滤波器，影响缓冲器的瞬态响应，从而劣化线性度性能。这是一个容易踩坑的地方。

3.2 交流性能：动态信号的保真度

当输入信号是变化的（如音频、振动传感器信号），交流性能参数至关重要。

信噪比（SNR）：在2 kHz输入下典型值为96.8 dB。这个值非常接近16位ADC的理论极限（约98 dB）。高SNR意味着ADC本身引入的噪声很低，能分辨更微弱的信号。
总谐波失真（THD）：在2 kHz输入下典型值为-125 dB。这反映了ADC的非线性在输出端产生了多少谐波分量。-125 dB是一个极其出色的水平，表明其非线性失真极低，非常适合高保真音频或要求苛刻的频谱分析应用。
无杂散动态范围（SFDR）：典型值125 dB。它表示信号幅度与最大杂散或谐波分量幅度的比值。高SFDR意味着在转换强信号时，产生的虚假频率分量非常小，这在通信和雷达系统中尤为重要，可以避免弱信号被强信号的谐波淹没。

这些优异的交流性能，很大程度上得益于其集成的基准缓冲器。一个不稳定的基准电压会直接调制到输出信号中，劣化THD和SFDR。内部缓冲器为ADC内核提供了一个“安静”的基准，这是分立设计很难轻易达到的。

3.3 电源与功耗：平衡性能与能效

模拟电源（RVDD）：范围3V至5.5V。它既为内部LDO供电，也直接作为基准电压（VREF）的上限。这意味着你的基准电压VREF必须满足2.5V ≤ VREF ≤ RVDD - 0.3V。例如，若RVDD=5V，则VREF最高可达4.7V。
数字电源（DVDD）：范围1.65V至5.5V，宽泛得令人惊喜。这允许你直接与1.8V、2.5V、3.3V等常见逻辑电平的MCU或FPGA连接，无需电平转换。但需注意，要保证标称的吞吐率（如1 MSPS），DVDD需≥2.35V。如果工作在1.8V，最高SCLK频率会受限。
功耗：在RVDD=5V，1 MSPS全速运行时，模拟部分电流典型值为4.2 mA，整个芯片功耗约21 mW。芯片还支持多种低功耗模式（通过PD_CNTL寄存器控制），可以单独关闭ADC内核或基准缓冲器，静态电流可降至40 μA以下，非常适合电池供电或间歇性工作的设备。

4. 系统设计与实操要点

理解了芯片本身，下一步就是将其融入一个可靠的系统中。以下是根据数据手册和工程实践总结的关键设计步骤和注意事项。

4.1 电源与去耦设计

电源是高性能ADC系统的“地基”，地基不稳，一切高性能都无从谈起。

RVDD电源：建议使用低噪声LDO（如TPS7A系列）为RVDD供电。即使芯片内部有LDO，一个干净的外部电源仍是好的起点。在RVDD引脚附近，并联一个10μF的钽电容或电解电容（低频去耦）和一个0.1μF的X7R陶瓷电容（高频去耦）到地。
DVDD电源：如果DVDD由数字电源平面供电，务必在芯片的DVDD引脚处增加一个铁氧体磁珠（Ferrite Bead）或一个小的隔离电阻（如10Ω），并配合0.1μF和0.01μF陶瓷电容进行去耦。目的是隔离数字电源噪声，防止其通过DVDD引脚串扰到敏感的模拟地。
接地策略：强烈推荐使用统一的接地平面（Ground Plane）。将芯片的GND引脚（11和15）通过多个过孔直接连接到PCB的接地平面。模拟部分（输入、基准）和数字部分（SPI线）的走线应在接地平面上方进行，利用平面的屏蔽作用。避免使用分割的模拟地和数字地，然后在单点连接，这种方法在高频下往往适得其反，会增加回流路径阻抗。统一的低阻抗地平面是最佳选择。

4.2 模拟输入与基准电路设计

模拟输入驱动：ADS892xB的输入是差分输入（AINP, AINM）。即使你的信号源是单端的，也最好通过一个差分运放驱动电路将其转换为差分信号，以充分利用其共模抑制能力，抑制环境噪声。驱动运放的选择至关重要，需要满足ADC输入端的建立时间、带宽和噪声要求。数据手册中的“Charge Kickback Filter”一节提到，需要在运放输出和ADC输入之间串联一个小的电阻（如10-50Ω）并并联一个小电容（如几pF到几十pF）到地，以构成一个抗混叠滤波器和电荷反冲（Charge Kickback）吸收网络。这个RC网络能平滑采样瞬间从ADC内部开关注入输入端的电流尖峰，保护驱动运放并提高性能。
基准电压电路：这是设计的核心。外部基准源（如REF5050）连接到REFIN引脚。然后，必须在REFBUFOUT引脚（5和7短接）和REFM引脚（4和8短接）之间连接推荐的10μF X7R陶瓷电容（CREFBUF）。这个电容应选择低ESR（等效串联电阻）的型号，并务必紧贴芯片引脚放置，其接地端同样通过短路径连接到芯片GND。REFM引脚是ADC内部基准网络的“地”，应直接连接到系统的模拟地平面。

4.3 数字接口与配置实战

数字接口的配置决定了数据能否正确、高效地传输。ADS892xB通过一系列寄存器进行配置，上电后需通过SPI写入。

第一步：硬件连接假设我们使用最常用的4线增强型SPI模式以实现最高速吞吐，并与一个3.3V的MCU连接：

MCU SPI MOSI-> ADCSDI(用于写寄存器)
MCU SPI MISO-> ADCSDO-0(数据位0)
MCU GPIO-> ADCSDO-1(数据位1，需MCU额外GPIO读取)
MCU GPIO-> ADCSDO-2(数据位2，需MCU额外GPIO读取)
MCU GPIO-> ADCSDO-3(数据位3，需MCU额外GPIO读取)
MCU SPI SCLK-> ADCSCLK
MCU SPI CS-> ADCCS
MCU GPIO-> ADCCONVST(转换启动信号)
MCU GPIO-> ADCRVS(在源同步模式下作为数据选通输入)
DVDD接3.3V
RVDD和VREF接5.0V

第二步：上电与初始化序列

确保电源稳定后，拉低RST引脚至少100ns，然后拉高，等待至少3ms（td_rst时间），让芯片内部完全复位。
通过SPI接口配置寄存器。首先需要将接口模式设置为增强型SPI。以下是一个示例配置序列，假设我们要配置为4线数据输出、启用内部基准缓冲、并设置合适的VREF范围：

// 假设SPI读写函数为：spi_transfer(uint8_t data) // CS已拉低 // 1. 写配置寄存器1 (地址 0x01) // 位[15:14]: 00 = 正常模式 (非菊花链) // 位[13:12]: 01 = 4线数据输出模式 (SDO-3到SDO-0有效) // 位[11:10]: 00 = 标准SPI模式 (也可选源同步，此处先配置标准) // 位[9]: 0 = 禁用奇偶校验 (先关闭) // 位[8:6]: 000 = 保留 // 位[5:3]: 根据VREF选择，例如VREF=5V，查表对应值为 101 // 位[2:0]: 000 = 保留 uint16_t config1_data = 0b0001 << 12 | 0b101 << 3; spi_transfer(0x01); // 写命令，地址0x01 spi_transfer(config1_data >> 8); spi_transfer(config1_data & 0xFF); // 2. 写配置寄存器2 (地址 0x02) // 位[15]: 0 = 内部基准缓冲器使能 (至关重要！) // 其他位根据需求设置，例如低功耗模式等 uint16_t config2_data = 0b0 << 15; spi_transfer(0x02); // 写命令，地址0x02 spi_transfer(config2_data >> 8); spi_transfer(config2_data & 0xFF); // CS拉高，完成配置

第三步：启动转换与读取数据配置完成后，就可以开始转换了。操作流程是典型的SAR ADC流程：

确保CS为高。
拉高CONVST引脚启动转换。转换期间（tconv，对于ADS8920B最长为640ns），ADC忙于工作。
转换结束后，ADC会内部拉低RVS信号（如果你配置了RVS作为状态输出）。你可以查询RVS或等待固定延时后，拉低CS，开始读取数据。
在SCLK的驱动下，从SDO-3到SDO-0引脚并行读出16位数据。在4线模式下，只需4个SCLK周期即可读完。
读取完成后，拉高CS。在下次CONVST上升沿到来前，必须保证有足够的采集时间（tacq，最小300ns）。

重要提示：时序是数字接口的生命线。务必严格按照数据手册图3、4、5中的时序参数来设计你的MCU或FPGA程序。特别是tsu_CSCK（CS下降沿到第一个SCLK捕获沿的建立时间）、td_CKDO（SCLK发射沿到数据有效的延迟时间）等参数。在高速（18MHz SCLK）下，这些纳秒级的时间裕量必须得到满足。建议在FPGA中使用源同步模式（用RVS作为数据锁存时钟），可以最大程度地规避时序问题。

5. 常见问题排查与调试心得

即使按照手册设计，实际调试中也可能遇到各种问题。以下是我在多个项目中总结的一些典型问题及排查思路。

5.1 问题：转换结果噪声大，或存在周期性跳码

可能原因1：电源噪声。这是最常见的原因。用示波器（最好是带宽≥100MHz）的AC耦合模式，仔细观察RVDD、DVDD以及DECAP引脚上的电压纹波。重点看是否有与转换频率（1MHz）或其谐波相关的噪声。解决方法：检查电源去耦电容是否足够、布局是否合理；尝试为模拟电源增加一个π型滤波器（LC或RC）。
可能原因2：基准电压不稳定。测量REFBUFOUT引脚对REFM的电压，在转换期间（可以用CONVST触发示波器）观察是否有明显的跌落。如果跌落超过几个mV，问题很可能出在基准电路。确保10μF的CREFBUF电容是低ESR的X7R陶瓷电容，并且焊接良好、紧贴引脚。检查REFIN引脚的外部基准源本身是否足够安静。
可能原因3：模拟输入驱动不足或受到干扰。检查驱动运放的输出，在采样瞬间是否有振荡或过冲？输入信号路径是否远离数字线（尤其是SCLK和SDO）？确保使用了前面提到的RC电荷反冲滤波网络。

5.2 问题：SPI通信失败，读回的数据全为0或0xFF

可能原因1：电气电平不匹配。确认DVDD电压与MCU的IO电压是否匹配。虽然DVDD范围宽，但如果MCU是3.3V而DVDD接的是5V，MCU可能无法正确识别ADC输出的高电平（虽然可能不会损坏，但逻辑识别会不可靠）。反之亦然。
可能原因2：时序违规。这是数字接口调试的经典问题。首先降低SCLK频率（比如降到1MHz）进行测试。用逻辑分析仪或示波器同时抓取CS、SCLK、SDI、SDO的波形，对照数据手册的时序图逐一检查：
- CS下降沿后，是否等待了足够时间（>tsu_CSCK）才发出第一个SCLK？
- SCLK的占空比是否接近50%？高电平和低电平时间是否都满足最小脉宽要求？
- 在读取数据时，是在SCLK的上升沿还是下降沿采样？这取决于SPI模式（CPHA）的设置，必须与ADC的预期一致。ADS892xB的SPI模式通常是CPOL=0， CPHA=0（即SCLK空闲为低，数据在上升沿捕获）。
可能原因3：配置未生效。确认上电复位序列是否正确执行。检查SDI线上发送的配置命令数据是否正确。可以尝试先读取某个寄存器的默认值（如器件ID寄存器，如果存在），验证基本的读写功能。

5.3 问题：在高温或低温下性能下降

可能原因：热设计不足。虽然ADS892xB功耗不高，但在密闭空间或高温环境下，芯片结温可能升高。检查芯片封装底部的散热焊盘（Thermal Pad）是否已通过过孔良好地连接到PCB内部的地平面或电源平面，以帮助散热。确保芯片周围有适当的空气流通。
排查方法：在高温箱中进行测试，监测关键参数（如偏移、增益误差、噪声）。如果性能下降在数据手册规定的温度范围（-40°C 至 +125°C）内，且下降幅度符合手册中的温度漂移系数（如偏移漂移1μV/°C），则属于正常现象，需要在系统级进行温度补偿。如果下降异常剧烈，则需检查电源、基准等外围元件是否也有较大的温度系数。

5.4 一个关于“安静时间”的深度提示

在数据手册的时序部分，有一个参数叫tqt_acq（Quiet Acquisition Time，安静采集时间），最小值为30ns。这个参数极易被忽视，但却至关重要。它指的是在CONVST信号的上升沿（启动转换）之前的最后30ns，以及CS信号下降沿（开始SPI通信）之前的30ns，必须保证模拟输入引脚（AINP/AINM）和基准引脚（REFIN/REFBUFOUT）上的信号是稳定的，没有受到任何数字开关噪声的干扰。

这意味着，在这两个关键的“安静窗口”内，你需要确保：

没有其他数字信号（特别是高速的SCLK、SDO）在模拟走线附近切换。
你的MCU或FPGA不要在这段时间内对靠近ADC的GPIO进行频繁操作。
在PCB布局上，模拟走线和数字走线必须严格隔离。

违反“安静时间”要求不会导致通信失败，但会直接劣化SNR和THD性能，引入难以排查的随机噪声。我的经验是，在布局时，将ADC的模拟部分视为一个“孤岛”，用接地屏蔽带或电源/地平面将其与数字部分物理隔开，并确保所有高速数字线远离这个区域。

6. 进阶应用：构建多ADC同步采样系统

ADS892xB的增强型SPI和灵活的接口配置，使其非常适合构建需要多个ADC通道同步采样的系统，例如三相电能计量、电机控制、多通道超声探测等。

核心挑战是如何让多个ADC的采样时刻精确对齐，并高效地读取所有数据。ADS892xB提供了两种思路：

使用CONVST同步：将所有ADC的CONVST引脚连接在一起，由一个主控制器（或专用时钟芯片）的同一个GPIO驱动。当CONVST上升沿到来时，所有ADC同时开始转换。由于芯片内部转换时间（tconv）存在微小差异（见手册最大值和最小值），转换结束时间会有纳秒级的偏差。此时，你可以利用菊花链（Daisy-Chain）模式。通过配置寄存器，将多个ADC的SDI和SDO首尾相连，形成一个长移位寄存器。只需要一个SPI接口，依次发出足够的SCLK脉冲，就能串行地读出所有ADC的数据。这种方式节省MCU SPI接口，但读取全部数据的总时间较长，限制了系统的最大采样率。
使用独立的SPI接口并行读取（推荐用于高速系统）：同样使用公共的CONVST进行同步触发。转换结束后，为每个ADC分配独立的SPI片选（CS）和数据线（SDO）。主控制器（通常是FPGA）可以同时拉低所有ADC的CS，然后利用各自的SCLK（可以是同一个时钟源）并行读取数据。结合4线增强型SPI模式，可以在极短的tacq时间内完成所有通道的数据读取，最大化系统吞吐率。FPGA的逻辑资源可以轻松实现多路SPI主机控制器。

在这种多ADC系统中，电源去耦和地平面完整性变得空前重要。多个ADC同时转换和输出数据会产生巨大的同步开关噪声。务必为每个ADC提供独立的、紧贴引脚的去耦电容组，并确保它们都有一个坚实、低阻抗的公共地平面作为电流返回路径。模拟电源最好采用星型拓扑从一点分配到各ADC，避免ADC之间的噪声通过电源路径相互耦合。

最后，关于基准电压，可以选择一个高性能的外部基准源，然后通过模拟开关或缓冲器阵列分配到每个ADC的REFIN引脚。但更优雅的方式是利用ADS892xB的内部基准缓冲器。你可以用一个基准源驱动第一个ADC的REFIN，然后从其REFBUFOUT引脚引出，去驱动下一个ADC的REFIN。但需要注意，内部缓冲器的输出驱动能力有限，数据手册给出的短路电流是30mA。在驱动多个负载时，需要评估总电流需求，或者在每个ADC的REFIN处增加一个小的缓冲运放（单位增益跟随器），以确保基准电压的稳定性不受影响。