verilog HDLBits刷题[Shift Registers]“Mt2015 lfsr”---3-bit LFSR

1、题目

2、代码

module top_module ( input [2:0] SW, // R input [1:0] KEY, // L and clk output [2:0] LEDR); // Q wire D[2:0]; mux_2 inst0(KEY[1],LEDR[2],SW[0],D[0]); mux_2 inst1(KEY[1],LEDR[0],SW[1],D[1]); mux_2 inst2(KEY[1],LEDR[1]^LEDR[2],SW[2],D[2]); D_ff inst3(KEY[0],D[0],LEDR[0]); D_ff inst4(KEY[0],D[1],LEDR[1]); D_ff inst5(KEY[0],D[2],LEDR[2]); endmodule module mux_2( input sel, input a, input b, output Q ); assign Q=sel?b:a; endmodule module D_ff( input clk, input D, output Q ); always @(posedge clk) Q<=D; endmodule

3、此题例化了两种子模块，一种是2路选择器，另一种是D触发器