深入解析TMS320C6457 DSP中断与复位机制：从原理到实战配置-平芜编程栈

1. 项目概述与核心价值

在嵌入式DSP系统开发中，中断和复位机制是底层硬件控制的基石，直接决定了系统的实时性、可靠性和启动行为的确定性。很多工程师在项目初期往往只关注业务逻辑和算法实现，直到系统出现难以复现的“死机”或启动异常时，才被迫回头啃这些硬核的芯片手册。今天，我就以自己深耕多年的TI C6000系列DSP平台，特别是经典的TMS320C6457为例，把中断控制器和复位机制这两块“硬骨头”掰开揉碎了讲清楚。这不仅仅是解读手册，更是结合我踩过的无数个坑，告诉你如何在实际项目中正确配置、避坑，并理解每一个配置项背后的设计意图。

TMS320C6457作为一款高性能通信基础设施DSP，其中断系统支持高达128个可映射的系统事件，而复位机制则细分为上电、热复位、系统复位和CPU本地复位四种类型，每种复位对芯片状态的影响都截然不同。理解它们，你就能精准控制DSP的“应激反应”（中断）和“重启人生”（复位），这对于开发高可靠性的基站处理、媒体网关、雷达信号处理等应用至关重要。无论你是正在评估C6457的硬件工程师，还是负责底层驱动开发的软件工程师，这篇文章都将为你提供从原理到实操的完整路线图。

2. C6457中断控制器深度解析与实战配置

中断的本质是硬件级别的“插队”机制。当某个特定事件（如数据接收完成、定时器溢出、DMA传输结束）发生时，它会打断CPU当前执行的流程，迫使CPU跳转去执行一段专门处理该事件的代码（中断服务程序，ISR），执行完毕后再返回原任务。C6457的中断控制器（Interrupt Controller）就是这个“插队”请求的调度中心。

2.1 中断控制器架构与事件映射逻辑

C6457的中断控制器位于其C64x+ Megamodule内部，它是一个高度可编程的集中式管理器。其核心功能是将芯片内部多达128个可能发生的“系统事件”（System Event），灵活地映射到CPU有限的12个可屏蔽中断输入（CPUINT4 - CPUINT15）、1个不可屏蔽的异常输入（EXCEP）以及高级仿真逻辑上。

为什么需要映射？因为CPU硬件中断线是有限的宝贵资源，而芯片内部和外设产生的事件却非常多。通过可编程映射，开发者可以动态决定哪些事件能触发中断、以及触发哪个优先级的中断。输入资料中的表7-12就是这个映射表，它是我们编程的“地图”。

核心映射表解读与实战要点：

事件分类：128个事件中，编号带(1)的事件（如EVT0, IDMA0, EMU_DTDMA等）是由C64x+ Megamodule内部产生的；其余则是芯片级事件，来自EDMA、EMAC、McBSP等外设。
组合事件（EVT0-EVT3）：这是C6457中断控制器的一个巧妙设计。事件0-3（EVT0-EVT3）本身是“事件组合器”的输出。例如，EVT0代表了事件1到31中任何一个事件的发生。这意味着，你可以将多个低优先级或相关的事件“或”起来，共同触发同一个CPU中断（如CPUINT4），然后在ISR中通过查询事件标志寄存器来区分具体是哪个子事件。这极大地节省了CPU中断资源。
关键外设事件：
- EDMA3CC_GINT (事件24)：EDMA3通道控制器全局完成中断。当任何EDMA通道传输完成时，都可以触发此中断，是高效数据搬运的核心通知机制。
- MACRXINT/MACTXINT (事件25/26)：以太网MAC接收/发送中断。对于网络应用，这是数据包到达和发送完成的直接信号。
- TINTLO0/TINTHI0 (事件67/68)：定时器0低/高计数器中断。用于精确定时和产生PWM等波形。
- GPINT0-GPINT15 (事件51-66)：多达16个GPIO中断，允许外部引脚的电平或边沿变化直接唤醒或中断CPU。

实操心得：中断事件规划在项目初期，不要拿到手册就盲目开始写ISR。首先应该根据系统功能模块，规划一张中断事件分配表。例如：

CPUINT4（高优先级）：映射EDMA3CC_GINT和MACRXINT。因为数据接收和DMA传输是系统的生命线，不能有延迟。
CPUINT5（中优先级）：映射EVT0（组合事件1-31），将一些非实时的状态通知（如GPIO变化、某些错误标志）归入此类，在ISR内查询处理。
CPUINT15（低优先级）：映射TINTLO0用于系统心跳计时。这样规划后，代码结构清晰，优先级冲突也能提前避免。

2.2 中断服务程序（ISR）的编写与注册流程

理解了事件映射，下一步就是让CPU知道中断发生后该跳到哪里执行。这涉及到中断向量表（IVT）和中断服务程序。

1. 中断向量表（IVT）设置C64x+ CPU的中断向量表默认位于内存地址0x0。在系统启动初期（通常在bootloader或c_int00函数中），我们需要将编写好的ISR函数入口地址填充到向量表的对应位置。例如，如果我们将EDMA3CC_GINT映射到了CPUINT4，那么就需要将处理EDMA完成的中断函数地址，写入向量表中对应CPUINT4的槽位。

一个常见的避坑点：DSP/BIOS或SYS/BIOS等实时操作系统会接管向量表的管理。如果你使用这些OS，通常通过图形化配置工具或特定的API（如HWI_create）来关联中断号和ISR，而不是直接操作内存地址。务必查阅你所使用框架的文档。

2. 中断服务程序（ISR）编写规范ISR是中断处理的核心，编写时有严格的性能要求和注意事项：

// 示例：EDMA传输完成中断服务程序 interrupt void edmaCompletionIsr(void) { // 1. 现场保护（编译器通常自动处理，但需了解） // 2. 清除中断源！！！这是最关键的一步，防止同一中断连续触发。 // 例如，对于EDMA，需要读取并清除相应的中断状态寄存器（ICR）。 EDMA3CC->ICR = EDMA3CC_ICR_GINT; // 假设的寄存器操作 // 3. 处理核心业务：例如，设置数据就绪标志，通知主循环。 g_data_ready_flag = 1; // 4. 如果需要，重新使能EDMA通道以进行下一次传输。 // EDMA3CC->EER |= EDMA3CC_EER_CHANNEL_X; // 5. 现场恢复并返回（编译器自动处理） }

> 注意：中断上下文与性能ISR运行在中断上下文中，它打断了正常的任务流。因此，ISR必须遵循“快进快出”原则：

绝对避免在ISR内进行大量计算、浮点运算（除非硬件支持）、动态内存分配（malloc）、或调用可能阻塞的API（如某些OS的信号量等待）。
推荐做法：在ISR中仅做最必要的硬件操作（如清除标志、读取数据到缓冲区），然后通过设置软件标志、发送消息队列或触发任务信号量等方式，通知一个低优先级的后台任务进行实际的数据处理。这种“中断下半部”或“延迟处理”机制是保证系统实时响应性的关键。

2.3 中断嵌套与优先级管理

C6457的CPU中断（INT4-INT15）有固定的硬件优先级，INT4最高，INT15最低。当低优先级ISR正在执行时，高优先级中断可以将其“嵌套”，即打断低优先级ISR先执行自己。

配置与管理：

全局中断使能：通过控制状态寄存器（CSR）中的GIE（全局中断使能）位控制。
中断使能寄存器（IER）：可以单独使能或禁用某个CPU中断（INT4-INT15）。
中断标志寄存器（IFR）：当挂起的中断被处理时，相应的标志位会被自动清除。但如前所述，外设级的中断事件标志（如EDMA的完成标志）必须在ISR中手动清除。

一个高级技巧：动态优先级调整在某些场景下，你可能需要临时改变中断的优先级。虽然CPU中断线的硬件优先级固定，但你可以通过动态修改事件到中断的映射来实现逻辑上的优先级调整。例如，在系统高负载时，将某个非关键事件从CPUINT4重新映射到CPUINT12，从而为关键任务让出资源。这需要仔细操作，并确保在重映射过程中不会丢失中断事件。

3. C6457系统复位机制全流程与电路设计要点

如果说中断是系统的“神经系统”，那么复位就是系统的“重启开关”。C6457的复位控制器（Reset Controller）精密地管理着四种复位类型，每种都有其特定的触发源、作用范围和时序要求。理解它们，是设计稳定可靠的硬件电路和编写健壮启动代码的前提。

3.1 四种复位类型详解与应用场景

根据输入资料表7-14，我们详细拆解每种复位：

1. 上电复位（Power-on Reset, POR）

触发源：POR引脚（低电平有效）。
影响范围：最彻底。复位整个芯片，包括测试和仿真逻辑。设备配置引脚（如Boot Mode引脚）的状态仅在POR释放时被锁存。
本质：通常伴随设备的上电过程，是一种“冷启动”。它会让芯片回到最初始的出厂状态。
应用场景：系统首次上电；需要彻底恢复芯片状态（如固件升级后、从严重错误中恢复）。

2. 热复位（Warm Reset）

触发源：RESET引脚（低电平有效）。
影响范围：复位除了PLL、PLL控制器、测试和仿真逻辑之外的几乎所有部分。设备配置引脚不会重新锁存，Boot模式沿用POR时锁存的值。
关键优势：PLL保持锁定状态，这意味着时钟系统不需要重新锁相和稳定，复位恢复速度远快于POR。
应用场景：软件看门狗超时后的系统恢复；用户手动复位按钮；在保持时钟和DDR2内存内容（需提前进入自刷新模式）的前提下进行快速重启。

3. 系统复位（System Reset）

触发源：仿真器（Emulator）、串行RapidIO（SRIO）模块或通过PLLCTL寄存器软件触发。
影响范围：不影响测试和仿真逻辑。可配置为“硬复位”或“软复位”。
- 硬复位：效果同热复位。
- 软复位：最温和。不影响时钟逻辑和外围设备的电源控制逻辑，DDR2内存控制器和EMIFA的寄存器内容得以保持（前提是DDR2已进入自刷新）。仅复位内核和部分外设的状态机。
应用场景：
- 仿真器触发：用于调试时重启CPU。
- SRIO/PLLCTL软复位：实现系统的“部分重启”或“在线升级”，在不掉电、不丢失关键内存数据的情况下，重新加载并运行新的应用程序代码。这是实现高可用性系统的关键技术。

4. CPU本地复位（CPU Local Reset）

触发源：看门狗定时器（Timer1）。
影响范围：仅复位CPU内核本身，对片内外设影响最小。
应用场景：处理CPU执行流跑飞等局部错误，尽可能减少对正在进行的外设操作（如DMA传输、网络通信）的干扰。

3.2 复位时序分析与硬件设计关键参数

复位不仅仅是逻辑状态，更是严格的时间序列。手册中的图7-9、7-10和表7-21、7-22定义了复位引脚操作的“交通规则”，违反它们会导致系统启动不稳定甚至失败。

1. 上电复位（POR）时序要求（图7-9）:

th(SUPPLY-POR)(参数1)：最小1000ns。这是最易忽略也最致命的参数。它要求所有电源（CVDD,DVDD18等）稳定且输入时钟（CLKIN）有效之后，POR引脚还必须继续保持低电平至少1微秒。许多硬件设计只在电源稳定前拉低POR，稳定后立即释放，这违反了时序，可能导致DSP内部逻辑状态不确定。
tw(PORL)：POR引脚低电平脉冲宽度。需满足> 100μs + 2000 * T_clkin2。T_clkin2是输入时钟CLKIN2的周期。例如，若CLKIN2=50MHz（周期20ns），则低电平时间需> 100μs + 2000*20ns = 140μs。设计时必须留足余量，建议不少于200μs。
ts(BOOT)/th(BOOT)(参数7/8)：Boot模式配置引脚（BOOTMODE[3:0]等）需要在POR或RESET引脚变高（释放）前12个CORECLK周期保持稳定，并在之后继续稳定12个周期。这意味着，你不能用CPU的GPIO来动态配置Boot模式，必须在复位释放前，通过硬件上下拉电阻或专用配置芯片将其设置为固定电平。

2. 热复位（RESET）时序要求（图7-10）:

tw(RESET)(参数4)：RESET引脚低电平脉冲宽度最小为24个CORECLK周期。假设CORECLK为1GHz（周期1ns），则最小脉宽为24ns。同样，实际设计应留有余量，通常使用RC电路或复位芯片产生毫秒级的复位脉冲以确保可靠。
tsu(PORH-RESETL)(参数9)：在发起热复位前，POR引脚必须已经为高（无效）至少1.34ns。这意味着POR和RESET不能简单地连在一起。必须将它们分开控制，通常POR连接电源监控芯片，RESET连接手动按钮或看门狗输出。

硬件设计避坑指南：

独立复位网络：务必为POR和RESET设计独立的控制电路。POR通常由电源管理芯片（如TPS系列）控制，监控所有核心电压。RESET可以由单片机、CPLD或专用复位芯片驱动。
去耦与滤波：POR和RESET信号线应靠近DSP引脚，并考虑串联小电阻（如22Ω）以抑制振铃，并联到地的小电容（如10pF）以滤除高频毛刺。
Boot配置电路：使用精度为1%的电阻进行上下拉，确保在复位释放前后电平稳定。避免将配置引脚连接到在复位期间输出不稳定的器件上。

3.3 复位控制寄存器与软件诊断

复位发生后，软件如何知道是“谁”引发了复位？C6457通过复位类型状态寄存器（RSTYPE, 地址 0x029A 00E4）提供了答案。该寄存器在每次复位后锁存上一次复位的原因。

寄存器关键位解析：

POR (位0)：若为1，表示上次是上电复位。
WRST (位1)：若为1，表示上次是热复位。
PLLCTLRST (位2)：若为1，表示上次是由PLL控制器发起的系统复位。
SRIORST (位8)：若为1，表示上次是由SRIO模块发起的系统复位。
EMU-RST (位28)：若为1，表示上次是由仿真器发起的系统复位。

软件诊断实践：在main()函数或启动代码的最开始，读取RSTYPE寄存器：

#include volatile uint32_t *rstype_reg = (volatile uint32_t *)0x029A00E4; uint32_t reset_cause = *rstype_reg; if (reset_cause & 0x1) { LOG_INFO("System started from Power-On Reset."); // 执行完整的初始化，包括外设时钟、PLL重配置等 } else if (reset_cause & 0x2) { LOG_INFO("System started from Warm Reset."); // PLL已锁定，可能跳过时钟初始化，重点恢复应用状态 } else if (reset_cause & 0x4) { LOG_INFO("System reset by Software (PLLCTL)."); // 可能是软件触发的升级或恢复流程 } else if (reset_cause & 0x100) { LOG_INFO("System reset by SRIO peer."); // 处理来自SRIO链路的远程复位请求 }

通过诊断复位原因，软件可以智能地决定初始化流程：是进行完整的冷启动配置，还是尽可能保留现有状态进行快速恢复，这对于提高系统可用性至关重要。

4. PLL1控制器：系统时钟的引擎与配置实战

时钟是数字芯片的心跳。C6457的PLL1控制器负责将外部输入的参考时钟（如50MHz晶振）倍频、分频，产生驱动CPU核心、存储器和各种外设的多个时钟域。配置不当会导致系统性能下降、不稳定甚至无法启动。

4.1 PLL1时钟架构与各时钟域详解

参考输入资料中的图7-12和章节7.7.1.1，PLL1的输出经过一系列分频器，产生多个SYSCLK：

SYSREFCLK：直接驱动C64x+ Megamodule的全速时钟。这是CPU核、L1 Cache等核心逻辑的主时钟。
SYSCLK2：二分频时钟，用于L2缓存和L2功耗控制。
SYSCLK4 (CHIP_CLK3)：三分频时钟，用于交换结构、EDMA3、VCP2/TCP2加速器以及EMIFA/DDR2控制器的数据接口。这是许多高速数据通路的工作时钟。
SYSCLK5 (CHIP_CLK6)：六分频时钟，用于大多数低速外设，如PLL控制器自身、电源睡眠控制器、McBSP、定时器、EMAC、HPI等。
SYSCLK6/7/8：可编程分频时钟，分别用于McBSP的CLKS输入、EMIFA模块时钟和一个通用的慢速系统时钟。

关键约束（表7-24）：

CORECLK输入：50 - 61.44 MHz。这是外部晶振或时钟源的频率范围。
SYSREFCLK输出：400 - 1200 MHz。这是CPU内核的最高工作频率。
SYSCLK3：最大333 MHz（用于仿真跟踪）。
SYSCLK6：最大100 MHz。
SYSCLK7：最大166 MHz。

配置的核心公式：SYSREFCLK频率 = (CORECLK频率 × PLLM) / POSTDIV其中PLLM是倍频系数，POSTDIV是后分频系数。其他SYSCLK的频率等于SYSREFCLK除以各自固定的或可编程的分频系数（如/3, /6, /y等）。

4.2 PLL配置流程与寄存器操作

配置PLL是一个精细操作，错误的顺序可能导致芯片锁死或时钟紊乱。以下是标准的配置流程：

步骤1：进入Bypass模式在修改PLL参数前，必须先将系统时钟切换到旁路模式，即直接使用输入时钟。

// 假设PLLCTL寄存器基址为0x029A0100 volatile uint32_t *pllctl = (volatile uint32_t *)0x029A0100; // 读取当前值，清除PLLEN位（置0），进入Bypass模式 *pllctl &= ~(1 << 0); // 清除PLLEN位

步骤2：配置PLL参数（PLLM, POSTDIV等）在Bypass模式下，安全地配置倍频和分频系数。

volatile uint32_t *pllm = (volatile uint32_t *)0x029A0110; volatile uint32_t *postdiv = (volatile uint32_t *)0x029A0128; volatile uint32_t *plldiv6 = (volatile uint32_t *)0x029A0168; // SYSCLK6分频器 volatile uint32_t *plldiv7 = (volatile uint32_t *)0x029A016C; // SYSCLK7分频器 volatile uint32_t *plldiv8 = (volatile uint32_t *)0x029A0170; // SYSCLK8分频器 // 示例：输入时钟50MHz，目标核心时钟1GHz // 设置 PLLM = 20, POSTDIV = 1 -> SYSREFCLK = 50 * 20 / 1 = 1000 MHz *pllm = 20; // 设置倍频系数 *postdiv = 1; // 设置后分频系数 // 配置可编程分频器，例如设置SYSCLK6为100MHz (1000/10) *plldiv6 = 10; // 分频系数y=10 // 设置SYSCLK7为125MHz (1000/8)，注意不能超过166MHz上限 *plldiv7 = 8; // 分频系数z=8 // 设置SYSCLK8为100MHz (1000/10) *plldiv8 = 10; // 分频系数p=10

步骤3：使能并锁定PLL先复位PLL，等待稳定，再释放复位并等待锁定。

// 1. 断言PLL复位 *pllctl |= (1 << 3); // 设置PLLRST位 // 等待PLL复位时间（表7-25，最小1000ns），通常延时几个微秒 delay_us(10); // 2. 释放PLL复位 *pllctl &= ~(1 << 3); // 清除PLLRST位 // 等待PLL锁定时间（表7-25，2000个输入时钟周期）。对于50MHz输入，2000*20ns=40us delay_us(50); // 留有余量 // 3. 切换至PLL模式 *pllctl |= (1 << 0); // 设置PLLEN位，退出Bypass模式 // 此时，系统时钟应已切换到PLL输出的高频时钟

> 重要警告：时钟切换期间的访问手册7.7.1.2节明确指出：所有主机（如HPI）在DSP内部时钟频率变化期间必须暂停访问。这意味着，如果你的系统中有其他处理器（如ARM）通过HPI或共享内存访问DSP，在DSP执行上述PLL重配置流程时，它们必须停止访问，直到DSP通过某种机制（如设置一个标志位、发送中断）通知配置完成。否则，异步访问可能导致总线错误或数据损坏。

4.3 常见时钟问题排查与电源设计

问题1：系统无法启动，或启动后运行不稳定。

检查点1：电源时序与POR。用示波器测量CVDD、DVDD18和POR引脚。确保所有电源在POR释放前已稳定，且POR低电平脉宽满足>100μs + 2000*T_clkin2的要求。这是最常见的问题根源。
检查点2：输入时钟。测量CORECLK引脚，确保频率在50-61.44MHz范围内，幅值、抖动满足要求。
检查点3：PLL滤波电路。严格按照图7-12设计，使用推荐型号（如Murata NFM18CC222R1C3）的EMI滤波器，电容C1、C2（通常为0.01μF和560pF）必须尽可能靠近DSP的PLLV1和AVDD18引脚布局。糟糕的滤波电路会导致PLL抖动增大，引起系统随机错误。

问题2：EDMA传输或高速接口（如SRIO）出现偶发数据错误。

检查点：时钟域交叉与同步。SYSCLK4（CHIP_CLK3）是EDMA和许多高速外设数据接口的时钟。确保你的软件在配置EDMA或外设时，使用的时钟源与硬件实际连接的时钟域一致。跨时钟域的数据交互必须通过正确的同步机制（如FIFO、双缓冲）处理。
检查点：PLL锁定状态。在切换至PLL模式后，可以读取PLL状态寄存器（PLLSTAT）来确认PLL是否真正锁定。未锁定的PLL输出的时钟频率是不准确的。

问题3：系统功耗过高。

优化策略：利用PLL控制器的PLLPWRDN位（PLLCTL寄存器位1）。在CPU进入空闲或低功耗模式时，可以关闭PLL的模拟电路以省电。但要注意，唤醒后需要重新使能并等待PLL锁定，这会带来额外的唤醒延迟。
优化策略：动态电压频率调节（DVFS）。虽然C6457本身不支持硬件DVFS，但你可以通过软件在性能要求低时，动态切换到Bypass模式（使用低频输入时钟），甚至降低输入时钟频率，来显著降低动态功耗。这需要与系统负载管理策略紧密结合。

5. 中断与复位协同设计：构建稳健的DSP系统

中断和复位不是孤立模块，在复杂的嵌入式系统中，它们需要协同工作以实现故障恢复、在线升级等高阶功能。

5.1 看门狗与系统恢复策略

看门狗定时器（通常用Timer1实现）是防止软件跑飞的最后防线。其标准用法是：在主循环或定时任务中定期“喂狗”，如果软件故障导致无法喂狗，看门狗超时将触发CPU本地复位或热复位。

高级恢复策略：分级看门狗

任务级看门狗：为每个关键任务设置一个软件定时器。任务正常运行时会定期重置自己的定时器。由一个监控任务检查所有定时器，如果某个任务超时，可以尝试重启该任务，而不是复位整个系统。
核心看门狗：使用硬件Timer1作为最后的保障。当任务级恢复失败或系统出现严重死锁时，核心看门狗超时，触发热复位。
持久化状态保存：在热复位前，利用不受复位影响的存储区（如一部分保留的DDR2内存，或外部SPI Flash），将关键的系统状态（错误码、运行日志、配置参数）保存下来。复位后，启动代码读取这些状态，能帮助诊断上次复位的原因，并决定是尝试恢复还是执行完整的初始化。

5.2 基于软复位的在线应用升级（OTA）框架

利用系统复位中的“软复位”特性，可以实现不切断电源的固件升级。

新程序加载：主程序在运行中，通过以太网、SRIO等接口将新的应用程序镜像接收并写入到Flash的非运行区（例如，地址0x64000000开始）。
状态保存与准备：主程序将当前必要的运行状态（如网络连接参数、信号处理上下文）保存到一片不会被软复位清除的内存中（如一部分L2 SRAM或已进入自刷新模式的DDR2区域）。然后，配置DDR2控制器使DDR2进入自刷新模式。
触发软复位：通过写PLLCTL模块的RSTCTRL寄存器（需先写入密钥0x5A69），并配置RSTCFG寄存器使PLLCTLRSTTYPE为1（软复位），来发起一次系统软复位。
Bootloader处理：软复位后，芯片大部分逻辑复位，但时钟、DDR2内容（自刷新模式下）得以保持。Bootloader（通常位于ROM或受保护的Flash中）启动。Bootloader检测到特定的升级标志（可在步骤2中设置），并不跳转到旧的主程序，而是从Flash的新程序区（0x64000000）将新程序拷贝到运行区（如0x80000000），然后跳转执行。
新程序恢复：新程序启动后，首先从保留的内存中恢复之前保存的系统状态，然后继续运行，实现“无缝”升级。

这个流程避免了漫长的断电、上电过程，极大地提高了系统可用性，是通信设备等需要高可靠运行系统的必备技术。

5.3 调试技巧与问题定位

当系统出现异常复位或中断不响应时，按以下步骤排查：

确认复位源：第一时间读取RSTYPE寄存器。这是诊断的“黑匣子”。
检查中断状态：
- CPU级：检查IER（中断使能寄存器）和IFR（中断标志寄存器），确认中断是否被使能以及是否有挂起的中断。
- 外设级：检查具体外设的中断状态寄存器。例如，对于EDMA，检查IPR（中断挂起寄存器）和ICR（中断清除寄存器）。最常见的问题就是ISR中忘了清除外设级的中断标志，导致中断只触发一次或不断触发。
- 事件到中断的映射：检查中断控制器的事件映射寄存器，确认你期望的事件确实映射到了正确的CPU中断输入。
检查时钟：用示波器测量关键的时钟输出引脚（如SYSCLKOUT），确认频率是否符合预期，波形是否干净。如果PLL未锁定，时钟频率会漂移。
检查电源完整性：在复位或中断发生的时刻，用示波器探头（最好使用接地弹簧）测量核心电源CVDD的波形，看是否有明显的跌落或毛刺。电源噪声是导致DSP异常复位或执行出错的常见原因。

最后，分享一个我个人的深刻体会：在嵌入式底层开发中，对中断和复位机制的理解深度，直接决定了你处理复杂问题和构建稳定系统的能力。它不像上层应用逻辑那样充满变化，但正是这份“不变”的确定性，构成了整个系统可靠运行的基石。多花时间研究手册中的时序图和寄存器描述，在硬件设计阶段就与硬件工程师充分沟通复位和时钟电路，在软件中为每一种异常情况设计好恢复路径，这些前期投入会在项目后期为你避免无数个不眠之夜。记住，稳定的系统不是没有错误，而是能够从错误中优雅地恢复。