TI Tiva C系列EPI接口配置详解：从通用模式到主机总线模式实战-平芜编程栈

1. 项目概述与EPI核心价值

在嵌入式系统开发中，尤其是涉及高速数据采集、实时图像处理或与可编程逻辑器件（如FPGA、CPLD）通信的场景，微控制器（MCU）自身的I/O速度和灵活性常常成为瓶颈。传统的串行接口（如SPI、I2C）虽然节省引脚，但带宽有限；而简单地将GPIO配置为并行输出，又需要CPU频繁干预时序，效率低下且占用大量计算资源。这时，像TI Tiva C系列微控制器中的外部并行接口（EPI）模块，就成为了一个被严重低估的“性能倍增器”。

EPI本质上是一个高度可配置的并行总线控制器。它允许你将一组GPIO引脚映射为一个并行的、有时序控制能力的数据/地址/控制总线。其强大之处在于，一旦配置完成，数据的读写操作可以像访问内部存储器一样，通过简单的内存读写指令或DMA来触发，EPI硬件会自动生成符合预设时序的波形，极大解放了CPU。根据输入的技术手册片段，我们主要聚焦于两个核心配置寄存器：EPI通用配置寄存器（EPIGPCFG）和主机总线配置寄存器（EPIHB8CFG2/EPIHB16CFG2）。前者为你提供了构建自定义高速接口（如直连FPGA）或灵活并行GPIO的能力；后者则实现了更接近传统单片机外部总线的协议，支持地址/数据复用、芯片选择（Chip Select）等复杂功能。

理解并熟练配置这些寄存器，意味着你能让MCU以接近其总线时钟的速度与外部世界交换数据，这对于需要处理大量传感器数据、驱动高分辨率显示屏或与FPGA进行协同计算的嵌入式项目来说，是提升系统整体性能的关键一步。接下来，我将结合手册内容与实际工程经验，为你深入解析这些寄存器的每一个配置位，并分享如何将它们应用到具体的FPGA接口与并行GPIO场景中。

2. EPI通用配置寄存器（EPIGPCFG）深度解析

EPIGPCFG寄存器是EPI模块的“万能钥匙”，当EPI工作模式（由EPICFG寄存器的MODE字段控制）设置为0x0时启用。它放弃了固定的总线协议，将引脚的控制权完全交给开发者，非常适合需要定制时序或简单并行读写的场景。

2.1 核心字段功能详解

这个寄存器的配置逻辑是自顶向下的：先决定数据宽度和地址宽度，再规划时钟和帧同步信号。

1. 数据总线宽度（DSIZE, Bits 1:0）这是首要配置项，决定了有多少根EPI数据引脚（EPI0S0起始）被用作数据线。

0x0: 8位宽：使用EPI0S0到EPI0S7。这是最基础的配置，适合与8位ADC、DAC或简单FPGA接口通信。
0x1: 16位宽：使用EPI0S0到EPI0S15。带宽翻倍，常用于16位精度的数据采集或与16位外设通信。
0x2: 24位宽：使用EPI0S0到EPI0S23。一个比较特殊的宽度，可能用于RGB888像素数据（24位）的直接传输，在某些显示应用中很有用。
0x3: 32位宽：使用全部EPI0S0到EPI0S31引脚。这里有一个至关重要的限制：当数据宽度设置为32位时，不能启用EPI时钟输出（CLKPIN必须为0）。这意味着32位模式通常用于纯粹的、由软件或DMA触发控制的并行GPIO操作，或者与无需时钟信号的外设（如某些锁存器、寄存器组）通信。

实操心得：选择数据宽度时，不仅要考虑外设需求，还要考虑引脚资源。如果你只需要8位数据但启用了16位模式，多余的引脚（EPI0S8-EPI0S15）需要手动将其AFSEL位清零，恢复为普通GPIO，否则它们会默认输出无意义的数据，可能造成总线冲突。

2. 地址总线宽度（ASIZE, Bits 5:4）此字段定义了地址线的数量。注意，地址线并非独立引脚，而是从数据线的高位“借用”的。

0x0: 无地址：纯数据并行接口，适用于单寄存器外设或广播式数据输出。
0x1: 最多4位地址：可与24位数据总线搭配使用（即24位数据+4位地址）。
0x2: 最多12位地址：可与16位数据总线搭配使用。不能与24位数据总线同时使用。
0x3: 最多20位地址：仅能与8位数据总线搭配使用。这为需要大地址空间但数据位宽不高的存储器映射外设提供了可能。

地址引脚是EPI0S[DSIZE : DSIZE+ASIZE-1]。例如，DSIZE=0x1（16位数据），ASIZE=0x2（12位地址），则地址线为EPI0S16到EPI0S27。

3. 两周期写模式（WR2CYC, Bit 19）这是一个优化时序的关键位。

0：单周期写。地址和数据在同一个EPI时钟周期内输出，写选通（WR）信号在同一周期内有效。这种模式速度最快。
1：两周期写。第一个周期输出地址并置位WR，第二个周期输出数据并拉低WR。这种模式将地址建立和数据建立时间分离开，能更好地满足某些外设（尤其是老式或低速器件）的时序要求，提高接口稳定性。

4. 帧信号配置（FRMCNT与FRM50, Bits 25:22 & Bit 26）帧（FRAME）信号是一个非常有用的辅助信号，可以理解为“事务有效”或“块传输开始”标志。

FRMCNT：定义帧信号的周期或脉冲宽度。实际计数值为FRMCNT+1。
FRM50：定义帧信号的工作模式。
- 当FRM50=0时，帧信号在每个事务（读写周期）开始时产生一个EPI时钟周期的高脉冲，然后保持低电平FRMCNT个时钟周期。这适合作为单次传输的触发信号。
- 当FRM50=1时，帧信号以50%占空比交替变化。它先保持高电平FRMCNT+1个事务，再保持低电平FRMCNT+1个事务，如此循环。这非常适合用于将长数据流分块，或者为外部设备（如FPGA内的FIFO）提供数据块同步信号。

5. 时钟输出配置（CLKPIN与CLKGATE, Bits 31 & 30）

CLKPIN (Bit 31)：是否在EPI0S31引脚上输出时钟。
- 0：不输出时钟。时序由内部状态机控制，适合异步操作。
- 1：输出时钟。时钟频率由EPIBAUD寄存器的COUNT0字段分频系统时钟得到。这是实现同步接口的基础。
CLKGATE (Bit 30)：时钟门控。仅在CLKPIN=1且COUNT0>0时有效。
- 0：自由运行。时钟持续输出，无论是否有数据传输。
- 1：门控输出。仅在EPI有读写事务时，时钟才会输出；空闲时时钟线保持低电平。这可以降低系统功耗和EMI。

2.2 通用模式下的三种典型应用场景

手册提到了三种用途，这里结合实例展开：

场景一：高速FPGA/CPLD时钟接口假设你需要将传感器数据从FPGA快速读入MCU。你可以将EPI配置为16位数据、无地址、启用时钟输出（CLKPIN=1）和帧信号。FPGA端将数据锁存到其输出寄存器，MCU通过触发读操作，EPI硬件会自动产生时钟和读选通信号，FPGA在时钟边沿将数据放到总线上。通过DMA连续读取，可以实现极高的吞吐率。帧信号可以用来指示一个数据包的开始。

场景二：可编程并行GPIO这是将EPI当作一个超高速、可批量操作的GPIO端口来用。例如，驱动一个32位的LED阵列或读取32个开关状态。设置DSIZE=0x3（32位），CLKPIN=0。此时，你向EPI数据寄存器写入一个32位数，所有32个引脚的电平会同时更新；读取该寄存器，则会一次性采样所有32个引脚的状态。其速度远高于逐个操作GPIO引脚，并且可以由DMA驱动，实现极其流畅的LED扫描或高速数字输入采样。

场景三：完全自定义的低速接口比如模拟一个8080并口液晶屏的时序。虽然屏有自己的读/写、命令/数据信号，但你可以利用EPI的地址线来模拟RS（命令/数据选择）信号，用写选通（WR）模拟屏的写使能，通过配置合适的时钟和时序，就能用硬件产生精准的波形，CPU只需负责送数据。

3. 主机总线模式配置寄存器（EPIHB8CFG2/EPIHB16CFG2）精讲

当EPICFG的MODE字段设置为0x2或0x3时，EPI进入主机总线8位或16位模式。此时，偏移地址0x014对应的寄存器变为EPIHB8CFG2或EPIHB16CFG2。这种模式提供了更结构化、更接近标准存储器的接口，核心特点是引入了芯片选择（Chip Select, CSn）和地址锁存使能（ALE）信号，非常适合连接多个外部存储器或外设。

3.1 芯片选择（CSCFG）与扩展配置（CSCFGEXT）

这是主机总线模式的核心，决定了CSn和ALE信号的引脚映射和功能。

CSCFG (Bits 25:24) 与 CSCFGEXT (Bit 27) 组合编码：这两个字段共同决定了芯片选择的工作模式。CSCFGEXT作为最高位，将CSCFG的2位配置扩展为3位，提供了多达7种配置（0x0-0x6）。以下是几种关键模式：

ALE模式 (CSCFG=0x0, CSCFGEXT=0)：EPI0S30用作ALE信号。此模式用于地址/数据复用（ADMUX）总线。在地址周期，ALE为高，地址信息出现在数据/地址复用总线上；在数据周期，ALE为低，数据出现在同一组总线上。外部需要一个锁存器（如74HC373）在ALE下降沿锁存地址。
单CSn模式 (CSCFG=0x1, CSCFGEXT=0)：EPI0S30用作单一的片选信号CSn。通常用于非复用（ADNONMUX）总线，即地址线和数据线分开。此时，WR和RD信号也可用于在CSn有效期间锁存地址。
双CSn模式 (CSCFG=0x2, CSCFGEXT=0)：EPI0S30作为CS0n，EPI0S27作为CS1n。这是连接两个设备的经典配置，例如一个SRAM和一个FPGA。哪个CSn有效，由访问地址的最高位（或外部地址映射配置）决定。
四CSn模式 (CSCFG=0x1, CSCFGEXT=1, 即编码0x5)：这是手册中一个强大的扩展功能。EPI0S30, 27, 34, 33分别作为CS0n, CS1n, CS2n, CS3n。这允许你连接多达四个不同的外设，每个都可以有独立的时序配置（需配合CSBAUD位）。

注意事项：在规划硬件电路时，必须根据选择的CSCFG模式来连接对应的引脚。例如，若计划使用四CSn模式，就必须确保EPI0S33和EPI0S34引脚没有被其他功能占用，并且硬件上连接到对应外设的片选端。

3.2 独立片选配置使能（CSBAUD）

CSBAUD位（Bit 26）是发挥多片选优势的“开关”。

0：所有片选使用相同的波特率（由EPIBAUD的COUNT0定义）和相同的子模式（由EPIHBxCFG寄存器的MODE字段定义）。配置简单，但灵活性差。
1：必须启用此位才能实现真正的独立片选配置。启用后：
- CS0n和CS1n可以使用EPIBAUD寄存器中COUNT0和COUNT1定义的不同波特率（即不同时钟频率）。
- CS2n和CS3n（如果使能）则使用EPIBAUD2寄存器中的COUNT0和COUNT1。
- 每个片选（CS1n, CS2n, CS3n）都可以在EPIHBxCFG2寄存器中拥有自己独立的MODE（子模式）、WRWS/RDWS（等待状态）、WRHIGH/RDHIGH/ALEHIGH（极性）配置。

这意味着你可以让CS0n以50MHz访问一块高速SRAM（ADNONMUX模式，0等待），同时让CS1n以10MHz访问一个低速的ADC芯片（ADMUX模式，添加等待状态），硬件会自动管理这一切，无需软件干预。

3.3 等待状态（WRWS/RDWS）与极性控制

等待状态（WRWS/RDWS, Bits 7:6 / Bits 5:4）：这些字段为特定片选的读写操作增加延迟（以2个EPI时钟周期为单位）。例如，WRWS=0x1表示写选通有效宽度为4个EPI时钟周期（基础2周期 + 增加的2周期）。这对于匹配低速外设的时序要求至关重要。EPIHBxTIME2寄存器中的WRWSM/RDWSM位可以进一步提供半个时钟周期的微调。

极性控制（WRHIGH/RDHIGH/ALEHIGH, Bits 21/20/19）：默认情况下，WRn、RDn、ALEn信号都是低电平有效。将这些位置1，可以将其反转为高电平有效（WR, RD, ALE），以适应不同外设的接口规范。

3.4 子模式（MODE）与突发模式（BURST）

MODE字段 (Bits 1:0)：

0x0: ADMUX：地址/数据复用模式。节省引脚，但需要ALE信号和外部锁存器，时序稍复杂。
0x1: ADNONMUX：地址/数据非复用模式。需要更多引脚，但时序简单直接，如同访问MCU外部存储器。

BURST字段 (仅HB16模式, Bit 16)：突发模式用于连续读取多个数据字。在突发读周期中，只有第一个字传输时需要地址周期，后续字传输仅需要数据周期，从而大幅提升连续读数据的效率。注意：突发模式必须与ALE模式和ADMUX子模式配合使用。

4. 实战配置：构建一个FPGA与并行ADC采集系统

假设我们要设计一个系统：Tiva MCU通过EPI同时连接一个FPGA（用于高速数据预处理）和一个16位并行ADC。FPGA需要高速双向通信，ADC只需MCU读取。

系统设计：

FPGA接口：使用主机总线16位模式，非复用（ADNONMUX），双CSn模式。CS0n连接FPGA，配置为高速、0等待状态。
ADC接口：使用通用模式（EPIGPCFG），将EPI配置为16位并行只读GPIO。ADC的数据线直接挂载在EPI数据引脚上，ADC的转换完成信号可以连接到某个GPIO作为中断源，触发EPI读操作。

配置步骤详解：

步骤1：引脚复用与初始化首先，需要将所用到的EPI引脚（例如EPI0S0-EPI0S15作为数据线，EPI0S30、EPI0S27作为CS0n和CS1n）的AFSEL（交替功能选择）位置1，将其功能从普通GPIO切换到EPI外设。同时，根据电路设计配置ODR（开漏）、DRV（驱动强度）和PUR/PDR（上下拉）寄存器。

步骤2：配置EPI基本模式向EPICFG寄存器写入MODE=0x3，选择主机总线16位模式。这会重置所有相关配置寄存器，所以必须先做这一步。

步骤3：配置主机总线参数（以FPGA接口为例）

配置EPIHB16CFG2：
- 设置CSCFG=0x2，CSCFGEXT=0，启用双CSn模式（CS0n在EPI0S30，CS1n在EPI0S27）。
- 设置CSBAUD=1，允许CS0n和CS1n独立配置。
- 设置MODE=0x1，为CS1n（我们计划给ADC，但此处是HB模式下的CS1n，我们先配置FPGA的CS0n属性，CS1n的属性在另一个寄存器）选择ADNONMUX模式。注意：CS0n的子模式由主配置寄存器EPIHB16CFG的MODE字段决定，我们假设也设为0x1。
- 根据FPGA接口电平要求，设置WRHIGH、RDHIGH。假设均为低有效，则保持为0。
- 根据FPGA接口时序要求，设置WRWS和RDWS。对于高速FPGA，通常设为0x0（2个时钟周期）。更精细的调整可以通过EPIHB16TIME2寄存器的WRWSM/RDWSM位进行。
配置EPIBAUD寄存器：设置COUNT0和COUNT1，分别定义CS0n和CS1n的EPI时钟频率。例如，系统时钟120MHz，希望CS0n总线频率为60MHz，则COUNT0 = (120 / 60) - 1 = 1。

步骤4：配置通用模式读取ADC

由于ADC是只读的，我们使用通用模式。但注意，EPI模式是全局的，我们已经选择了HB16模式。因此，读取ADC不能直接用EPIGPCFG。一个更优的方案是：将ADC连接到被分配为CS1n的引脚组上，但通过地址映射，让MCU在访问某个特定地址范围时，CS1n有效，并且利用HB模式的读时序。这需要正确配置EPI地址映射寄存器（EPIADDR），将ADC的“地址”映射到CS1n。
另一种更简单的方案（如果ADC不需要片选，只是并行数据线）：可以暂时不将ADC数据线连接到EPI引脚，而是用另一组GPIO。或者，在系统初始化时动态切换EPI模式，但这会带来延迟。因此，在系统设计初期，就必须明确每个外设的接口协议，并统一规划EPI的工作模式。

步骤5：软件访问配置完成后，对FPGA的访问就变得极其简单。假设我们将CS0n对应的地址空间映射到了0x6000.0000，那么向0x6000.0000写入一个16位数据，硬件就会自动在CS0n有效的情况下，产生正确的地址、数据和写时序。读取ADC数据（如果映射成功）也同样是一次内存读取操作。

5. 常见问题与调试技巧实录

在实际调试EPI接口时，以下几个问题是高频雷区：

问题1：配置后无波形输出，或波形不正确。

排查思路：
1. 引脚复用检查：确认所有使用的EPI引脚（数据、地址、控制线）的AFSEL位已正确使能。这是最容易被忽略的一步。
2. 时钟与模式检查：确认EPI模块的系统时钟已使能（通过RCGCGPIO和RCGCEPI寄存器）。确认EPICFG的MODE字段已正确写入，并且等待了至少几个时钟周期让配置生效。
3. 寄存器访问顺序：务必先设置EPICFG的MODE，再配置其他细节寄存器（如EPIGPCFG、EPIHBxCFG2）。因为改变MODE会重置这些寄存器。
4. 示波器/逻辑分析仪观察：这是最直接的手段。首先观察EPI时钟引脚（如果启用）是否有输出，频率是否符合预期。然后观察片选、读写、地址、数据线。对照数据手册的时序图，检查各信号之间的建立、保持时间关系。

问题2：与FPGA通信时数据错误或不稳定。

排查思路：
1. 时序匹配：重点检查等待状态（WRWS/RDWS）配置。MCU的EPI速度可能远快于FPGA内部逻辑的处理速度。尝试增加等待状态，或在FPGA端用更快的时钟域处理接口逻辑。
2. 信号完整性：高速并行总线易受反射、串扰影响。检查PCB布线，确保数据线等长，并靠近地平面。在驱动长线或负载较多时，考虑启用引脚的更高驱动强度（DRV）。
3. 电平与极性：确认WRHIGH、RDHIGH、ALEHIGH的配置与FPGA代码中期待的极性一致。一个极性错误会导致完全无法通信。
4. 地址映射：确认MCU访问的地址是否落在了正确配置的CSn地址空间内。可以通过读取EPI地址映射寄存器来验证。

问题3：使用多片选（如双CSn）时，只有一个设备能正常工作。

排查思路：
1. CSBAUD位：确保CSBAUD位已设置为1，否则CS1n的独立配置（如MODE, WRWS等）不会生效，它会沿用CS0n的配置，很可能不匹配。
2. 地址空间冲突：检查EPIADDR等地址映射寄存器，确保为CS0n和CS1n分配的地址空间没有重叠。
3. 独立配置寄存器：对于CS1n、CS2n、CS3n的配置，是在EPIHBxCFG2、EPIHBxCFG3等寄存器中完成的，不要误配到主寄存器。

问题4：在通用模式下，想用DMA驱动32位并行输出，但无法产生时钟。

根本原因：如前所述，当DSIZE配置为32位（0x3）时，EPI硬件禁止了时钟输出（CLKPIN必须为0）。这是由硬件限制的。
解决方案：如果需要同步时钟，数据宽度必须小于32位。例如，可以使用24位模式，并启用时钟。或者，如果必须使用全部32根线，那么只能采用异步方式，通过DMA或软件定时写入数据寄存器，由帧信号或其他GPIO来提供同步时钟。

调试技巧：利用“软件触发”观察波形在初始调试阶段，不要急于上DMA或复杂逻辑。先写一个简单的测试函数，在循环中执行一次写操作，然后延时。用示波器捕获单次事务的波形，与数据手册的时序图逐项对比。确认单次操作正确后，再测试连续读写，最后再启用DMA。这种由简入繁的方法能帮你快速定位问题是出在配置、时序还是软件流程上。