STM32与FPGA协同系统设计：电赛发挥部分实战指南-平芜编程栈

在实际电子设计竞赛（电赛）的备战和实战中，发挥部分往往是拉开差距的关键。面对一个开放性的“第一问”，很多同学会感到无从下手，不知道如何将题目要求转化为具体的软硬件实现方案。本文将以一个典型的电赛发挥部分题目为背景，模拟2026年吉林省电赛场景，深入剖析如何从零开始，完成一个基于STM32和FPGA的协同控制系统。我们将聚焦于系统设计、核心模块实现、调试排错以及报告撰写，旨在提供一套可复现、可排查的工程实践指南，帮助参赛者构建清晰的解题思路和扎实的实现能力。

本文假设读者具备基本的STM32和FPGA开发知识，熟悉C语言和Verilog/VHDL，但可能对如何将两者高效结合、应对电赛中的突发问题缺乏经验。我们将通过一个虚拟但典型的“多传感器数据采集与实时波形显示系统”作为发挥部分第一问的载体，带你走过从需求分析到最终验证的全过程。

1. 理解电赛发挥部分的解题逻辑与系统架构设计

电赛的发挥部分通常不会提供详细的电路图和代码，它考察的是参赛者对核心技术的灵活运用和系统集成能力。面对“第一问”，首要任务不是立刻写代码，而是进行清晰的需求拆解和系统架构设计。

1.1 从题目描述到具体需求

假设我们拿到的题目描述是：“设计一个系统，能够同步采集多路模拟信号与数字信号，并进行实时处理与显示。系统需具备高实时性，并能通过人机界面进行参数配置。”

我们需要将其转化为具体的技术指标：

模拟信号采集：至少2路，精度12位以上，采样率可配置（如1Hz-100kHz）。
数字信号采集：至少4路GPIO状态或频率测量。
实时处理：可能包括滤波、FFT、峰值检测等算法。
实时显示：在LCD或上位机上绘制波形、频谱图。
人机交互：通过按键、触摸屏或串口指令修改采样率、滤波器参数等。
高实时性：意味着数据采集、处理、显示的链路延迟必须可控，不能丢失数据。

1.2 核心架构选型：为什么是STM32+FPGA？

基于上述需求，纯STM32或纯FPGA方案都可能存在瓶颈。

纯STM32方案：对于高采样率（如100kHz）的多路ADC采集，STM32的CPU可能被频繁的ADC中断和数据处理占满，导致系统响应迟缓，难以同时处理复杂算法和显示刷新。
纯FPGA方案：虽然并行处理和定时精确，但实现复杂算法（如浮点FFT）和丰富的人机交互（如GUI、文件系统）开发难度较大，不够灵活。

因此，STM32 + FPGA 的异构架构成为理想选择：

FPGA 作为前端数据采集与预处理单元：利用其并行性，可以轻松实现多路ADC的精确同步采样、数字信号去抖与频率测量、高速数据缓冲（FIFO）。它将原始的、高吞吐量的数据流进行初步整理和打包。
STM32 作为核心控制与处理单元：负责系统控制、运行FPGA的配置逻辑、通过高速接口（如FSMC、SPI、自定义并行总线）从FPGA读取打包好的数据、执行高级算法（如C语言实现的FFT）、驱动显示模块、处理人机交互指令。

这种架构将高速、确定性的底层信号处理交给FPGA，将复杂的控制逻辑和上层应用交给STM32，充分发挥各自优势。

1.3 系统框图与模块划分

根据选型，我们可以绘制如下系统框图：

[传感器] --> [信号调理电路] --> [ADC芯片] --> [FPGA] | | (FSMC/SPI/并行总线) V [STM32] | --------------------------- | | | V V V [LCD显示屏] [按键/触摸屏] [UART/USB至上位机]

FPGA内部核心模块：

ADC控制器：产生ADC芯片（如AD7606）所需的采样时钟、转换启动信号，并读取转换结果。
数字IO控制器：对输入数字信号进行同步和去抖，可能包含频率计模块。
数据打包与FIFO：将多路ADC数据和数字状态打包成固定格式的数据帧，写入异步FIFO。
总线接口模块：实现与STM32通信的协议（如模拟一个SRAM设备，供STM32通过FSMC读取）。

STM32软件核心任务：

系统初始化：配置自身时钟、外设，并通过GPIO或SPI初始化/配置FPGA。
数据读取任务：定时或中断方式从FPGA的FIFO接口读取数据包。
数据处理任务：对数据进行校准、滤波、变换等。
显示刷新任务：将处理后的数据绘制到LCD上。
人机交互任务：扫描按键、解析触摸或串口命令，更新系统参数。
通信任务：向上位机发送数据或接收控制指令。

2. 环境准备与核心模块实现

在确定了架构之后，我们需要搭建开发环境并实现核心模块。这里以STM32F407（高性能系列）和Xilinx Artix-7 FPGA（使用Vivado）为例。

2.1 开发环境与工具链清单

模块	推荐工具/软件	用途说明
STM32开发	STM32CubeMX, Keil MDK-ARM / STM32CubeIDE	图形化配置引脚、时钟、中间件，生成代码框架；集成开发环境编译调试。
FPGA开发	Xilinx Vivado (WebPACK免费版)	综合、实现、生成比特流，进行行为仿真和时序分析。
调试工具	ST-LINK/V2, J-Link, 示波器，逻辑分析仪	下载调试STM32代码，抓取FPGA引脚信号，分析时序问题。
上位机	串口助手（如SecureCRT）、自定义Qt/C#程序	接收数据、发送控制命令、可视化波形。

注意：STM32CubeMX和Vivado的版本需要匹配你的芯片支持包。建议在开始前，先在各自官网下载并安装稳定版本。

2.2 FPGA侧实现：数据采集与缓冲

FPGA的核心是可靠、高速地获取数据并提供给STM32。我们以控制一个8通道16位ADC（AD7606）为例。

1. ADC控制器模块 (ad7606_controller.v)

module ad7606_controller ( input wire clk, // 主时钟，如50MHz input wire rst_n, output reg convst, // 转换启动信号 output reg rd, // 读信号 output reg cs_n, // 片选 input wire [15:0] ad_data, // 并行ADC数据总线 input wire busy, // ADC忙信号 output reg [15:0] data_ch1, // 通道1数据 output reg [15:0] data_ch2, // 通道2数据 // ... 其他通道 output reg data_valid // 数据有效标志 ); // 状态机定义：IDLE, CONV_START, WAIT_CONV, READ_DATA reg [1:0] state, next_state; reg [3:0] read_cnt; parameter SAMPLE_RATE_DIV = 2499; // 50MHz / (2499+1) = 20kHz采样率 // 采样率分频计数器 reg [15:0] sample_counter; always @(posedge clk or negedge rst_n) begin if (!rst_n) sample_counter <= 0; else if (sample_counter >= SAMPLE_RATE_DIV) sample_counter <= 0; else sample_counter <= sample_counter + 1; end wire sample_trig = (sample_counter == SAMPLE_RATE_DIV); // 状态机主进程 always @(posedge clk or negedge rst_n) begin if (!rst_n) state <= IDLE; else state <= next_state; end always @(*) begin next_state = state; case(state) IDLE: if (sample_trig) next_state = CONV_START; CONV_START: next_state = WAIT_CONV; WAIT_CONV: if (!busy) next_state = READ_DATA; READ_DATA: if (read_cnt == 4'd7) next_state = IDLE; endcase end // 输出逻辑与数据锁存 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin convst <= 1'b1; rd <= 1'b1; cs_n <= 1'b1; data_valid <= 1'b0; read_cnt <= 0; end else begin case(state) CONV_START: convst <= 1'b0; // 拉低启动转换 WAIT_CONV: convst <= 1'b1; // 恢复高电平 READ_DATA: begin cs_n <= 1'b0; rd <= 1'b0; // 在rd的下降沿或上升沿锁存数据，根据AD7606时序 // 这里简化处理，假设在rd低电平期间数据稳定 case(read_cnt) 0: data_ch1 <= ad_data; 1: data_ch2 <= ad_data; // ... 其他通道 endcase read_cnt <= read_cnt + 1; if (read_cnt == 4'd7) begin rd <= 1'b1; cs_n <= 1'b1; data_valid <= 1'b1; // 一个采样周期所有通道数据有效 read_cnt <= 0; end end default: begin data_valid <= 1'b0; convst <= 1'b1; rd <= 1'b1; cs_n <= 1'b1; end endcase end end endmodule

关键解释：该模块通过一个状态机精确产生AD7606所需的控制时序。SAMPLE_RATE_DIV参数用于控制采样频率。data_valid信号在8个通道数据都读取完毕后拉高一个时钟周期，用于触发后续的数据打包。

2. 数据打包与异步FIFO模块数据采集后，需要将其打包并通过FIFO缓冲，以解决STM32和FPGA时钟域不同步和速度不匹配的问题。

// 数据打包 always @(posedge clk) begin if (adc_ctrl.data_valid) begin packet_fifo_data <= {adc_ctrl.data_ch8, ..., adc_ctrl.data_ch1, 8'hAA}; // 自定义帧头 end end // 实例化Xilinx FIFO IP核 (FIFO Generator) // 配置为独立时钟的异步FIFO，写时钟为FPGA主时钟，读时钟连接至STM32 FSMC接口的读时钟。 // 数据宽度设为128bit（8通道*16bit），深度设为1024，足以缓冲多个采样周期数据。

在Vivado中，通过IP Catalog添加FIFO Generator，选择“Independent Clocks Block RAM”，配置好宽度和深度。FIFO的写使能（wr_en）连接adc_ctrl.data_valid，写数据（din）连接packet_fifo_data。读侧端口（rd_en,dout,empty）将暴露给与STM32的接口模块。

3. STM32接口模块 (stm32_interface.v)为了让STM32像读取普通SRAM一样读取FIFO数据，我们可以设计一个寄存器映射接口。

module stm32_interface ( // STM32 FSMC 信号 input wire [25:0] fsmc_addr, // 地址线，我们可能只用到低位 input wire fsmc_ne, // 片选 input wire fsmc_noe, // 输出使能（读） input wire fsmc_nwe, // 写使能 inout wire [15:0] fsmc_data, // 双向数据线 // FIFO 读端口 output reg fifo_rd_en, input wire [127:0] fifo_dout, input wire fifo_empty, // 状态与控制 output reg [15:0] status_reg // 状态寄存器，包含FIFO空满、错误标志等 ); // 将FSMC的读操作映射为FIFO读操作 always @(*) begin fifo_rd_en = 1'b0; if (!fsmc_ne && !fsmc_noe) begin // 读周期 if (fsmc_addr == `ADDR_FIFO_DATA) begin // 读取数据寄存器地址 fifo_rd_en = !fifo_empty; // FIFO非空则产生读使能 end end end // 数据线驱动 assign fsmc_data = (!fsmc_ne && !fsmc_noe && fsmc_addr == `ADDR_FIFO_DATA) ? fifo_dout[15:0] : 16'hzzzz; // 注意：128位数据需要STM32分多次读取，这里先返回低16位。可以通过地址偏移读取高16位部分。 endmodule

2.3 STM32侧实现：驱动与任务调度

STM32使用STM32CubeMX初始化，并采用FreeRTOS进行任务调度，以应对多任务需求。

1. CubeMX配置关键点

时钟树：将主频配置到最高（如F407的168MHz），为高速处理提供基础。
FSMC：配置为SRAM模式，地址线、数据线、NE、NOE、NWE与FPGA引脚正确对应。时序参数（如地址建立时间、数据保持时间）需要根据FPGA接口模块的时序要求进行调整，初期可设置得宽松一些。
ADC：如果STM32自身也需要采集低速模拟信号，可配置ADC+DMA。
串口：用于调试和与上位机通信，波特率设为115200。
定时器：可以配置一个基础定时器产生系统心跳或用于精确计时。
FreeRTOS：使能，并创建至少三个任务：DataReadTask，DataProcessTask，DisplayTask。设置合理的堆栈大小和优先级。

2. 关键代码：读取FPGA数据

// 定义FPGA映射的基地址和寄存器偏移（需与FPGA代码中`ADDR_*`宏定义一致） #define FPGA_BASE_ADDR ((uint32_t)0x60000000) // FSMC Bank1 的起始地址 #define REG_FIFO_DATA (*(__IO uint16_t*)(FPGA_BASE_ADDR + 0x0000)) #define REG_STATUS (*(__IO uint16_t*)(FPGA_BASE_ADDR + 0x0002)) // 数据读取任务 void DataReadTask(void const * argument) { uint16_t status; uint16_t data_buffer[8]; // 存储一个采样周期8通道的数据 for(;;) { status = REG_STATUS; if ((status & 0x01) == 0) { // 假设状态寄存器bit0为0表示FIFO非空 for(int i=0; i<8; i++) { // 可能需要根据FPGA的打包格式，通过不同的地址偏移读取 data_buffer[i] = REG_FIFO_DATA; } // 将数据包发送到处理任务的消息队列 if (xQueueSend(data_process_queue, data_buffer, portMAX_DELAY) != pdPASS) { // 发送失败处理，可能是队列满，可记录错误 } } else { osDelay(1); // FIFO为空，短暂延时避免空转 } } }

3. 关键代码：数据处理与显示

void DataProcessTask(void const * argument) { uint16_t raw_data[8]; float processed_data[8]; for(;;) { // 从队列接收原始数据 if (xQueueReceive(data_process_queue, raw_data, portMAX_DELAY) == pdPASS) { // 1. 数据校准（减去零点偏移，乘以系数） for(int ch=0; ch<8; ch++) { processed_data[ch] = (raw_data[ch] - adc_offset[ch]) * adc_gain[ch]; } // 2. 软件滤波（例如移动平均） // ... 滤波算法实现 ... // 3. 将处理后的数据发送到显示任务队列或全局缓冲区 update_display_buffer(processed_data); } } } // 显示任务（假设使用LCD） void DisplayTask(void const * argument) { lcd_init(); // 初始化LCD draw_grid(); // 绘制背景网格 for(;;) { // 从缓冲区获取最新数据 float* display_data = get_current_display_data(); // 清空上一帧波形区域 lcd_clear_rect(WAVE_AREA_X, WAVE_AREA_Y, WAVE_WIDTH, WAVE_HEIGHT); // 绘制新的波形 for(int i=0; i<WAVE_POINTS-1; i++) { int y1 = data_to_y_coordinate(display_data[i]); int y2 = data_to_y_coordinate(display_data[i+1]); lcd_draw_line(WAVE_AREA_X+i, y1, WAVE_AREA_X+i+1, y2, COLOR_WAVE); } // 刷新屏幕特定区域 lcd_refresh(WAVE_AREA_X, WAVE_AREA_Y, WAVE_WIDTH, WAVE_HEIGHT); osDelay(50); // 控制刷新率，如20Hz } }

3. 系统联调与关键问题排查

将FPGA比特流下载到板卡，STM32程序下载到微控制器后，真正的挑战才开始。联调阶段最常见的问题包括通信失败、数据错误、时序紊乱和系统崩溃。

3.1 通信链路调试：FPGA与STM32

现象1：STM32读取FPGA数据全为0或0xFFFF。

可能原因与排查：
1. 物理连接：检查FSMC相关引脚是否虚焊、连接错误。用万用表测量通断。
2. 电平匹配：STM32与FPGA的IO电平标准是否一致（通常都是3.3V LVCMOS）。如果不一致需要电平转换。
3. FSMC配置：检查CubeMX中FSMC的存储类型、数据/地址宽度、时序参数是否与FPGA设计匹配。重点检查DataSetupTime和AddressSetupTime，如果设置太短，FPGA可能来不及响应。可以先将其值设大（如10个HCLK周期）进行测试。
4. FPGA引脚约束：检查Vivado中.xdc文件，FSMC相关信号是否分配到了正确的FPGA引脚，且IO标准设置正确。
5. FPGA逻辑分析：使用Vivado的ILA（集成逻辑分析仪）IP核，抓取fsmc_ne,fsmc_noe,fsmc_addr,fsmc_data等信号。观察STM32发起读操作时，FPGA端是否检测到了正确的信号变化，以及fifo_rd_en和fifo_dout是否正常。

现象2：STM32能读到数据，但数据杂乱无章或跳变。

可能原因与排查：
1. 时钟不同步：确保STM32和FPGA使用同源时钟或经过PLL产生的稳定时钟。跨时钟域处理（如FIFO）是否正确。
2. FIFO溢出/读空：STM32读取速度跟不上FPGA写入速度导致溢出，或读取过快导致读空。在状态寄存器中增加FIFO空、满标志位，STM32据此调整读取策略。
3. 数据打包/解包错位：FPGA打包数据的顺序和STM32解析的顺序不一致。仔细对照两端代码，确认每个数据位对应的通道。可以先用固定测试数据（如0xAAAA, 0x5555）从FPGA发送，STM32接收并打印，验证通路正确性。
4. 电源噪声：模拟部分电源不干净，影响ADC精度。检查电源电路滤波，模拟地和数字地单点连接。

3.2 实时性与稳定性优化

现象3：系统运行一段时间后死机或显示卡顿。

可能原因与排查：
1. 任务堆栈溢出：FreeRTOS任务分配堆栈过小。在FreeRTOSConfig.h中使能configUSE_TRACE_FACILITY和configCHECK_FOR_STACK_OVERFLOW，通过调试器查看任务堆栈使用情况，并适当增大。
2. 中断风暴：某个中断发生过于频繁，导致系统无法调度其他任务。检查ADC、定时器等中断服务程序（ISR）是否过于复杂，是否调用了可能导致阻塞的API（如osDelay）。ISR应尽量简短，仅做标记或发送通知，具体处理交给任务。
3. 内存泄漏：在循环中动态分配内存（malloc）而未释放。电赛项目应尽量避免动态内存分配，使用静态数组或RTOS提供的内存管理API（如pvPortMalloc/vPortFree）。
4. 优先级反转：高优先级任务等待低优先级任务持有的资源（如队列、信号量）。合理设计任务优先级，对共享资源使用互斥信号量（xSemaphoreCreateMutex），并考虑使用优先级继承。
5. DMA与CPU访问冲突：如果使用了DMA搬运数据，确保在DMA传输完成中断中正确处理数据，并避免CPU在DMA传输过程中访问同一块内存。

3.3 常见错误配置与预防

错误配置	可能现象	预防与纠正措施
FPGA未正确复位	上电后FPGA逻辑不工作，STM32读不到数据。	确保FPGA的复位信号（`rst_n`）在上电后有一个足够长的低电平脉冲。可以在顶层模块用计数器产生一个上电复位信号。
STM32 FSMC时序过紧	偶尔能读到数据，大部分时间错误。	在CubeMX中逐步增加`DataSetupTime`和`AddressSetupTime`，直到通信稳定。参考FPGA的时序报告（`setup time`,`hold time`）来设置。
FreeRTOS任务优先级设置不当	低优先级任务永远得不到执行，或高优先级任务霸占CPU。	遵循“事件触发型任务优先级高，计算密集型任务优先级低”的原则。`DataReadTask`（响应数据就绪）优先级应高于`DataProcessTask`（后台计算）。
未处理边界情况	输入信号超出量程时，系统行为异常。	在数据处理的入口处增加限幅检查。`if (raw_value > MAX_ADC_VALUE) raw_value = MAX_ADC_VALUE;`
调试信息输出影响实时性	在关键任务或中断中大量使用`printf`，导致系统变慢。	使用一个低优先级的独立任务专门负责打印调试信息，其他任务通过队列向其发送日志字符串。或使用更高效的调试方式，如设置一个调试用的GPIO引脚，用示波器观察其翻转。

4. 从功能实现到竞赛报告：最佳实践与扩展方向

完成基本功能并稳定运行后，需要思考如何提升系统性能、可靠性和报告表现力。

4.1 性能与精度提升建议

ADC精度校准：在程序启动时或提供一个“校准模式”，采集已知的参考电压（如0V和3.3V），计算每个通道的实际偏移（offset）和增益（gain）系数，并存储在STM32的Flash中。后续采集的数据都应用这些系数进行校正。
数字滤波：除了在STM32中做软件滤波，可以在FPGA中预先进行高速数字滤波（如FIR滤波器），减轻STM32的计算压力，并提高信号质量。
高分辨率定时：使用STM32的高精度定时器（如TIM2）为每个采样数据打上时间戳，便于后续进行精确的时域分析或同步多个设备。
数据压缩：如果采样率很高，需要上传到上位机，可以考虑在FPGA或STM32中进行简单的数据压缩（如差值编码），减少通信带宽压力。

4.2 系统健壮性设计

看门狗：同时启用STM32的独立看门狗（IWDG）和窗口看门狗（WWDG），并在所有关键任务和主循环中定期“喂狗”。防止程序跑飞。
异常数据记录：在Flash中开辟一个区域作为“黑匣子”，当检测到数据异常（如超量程、通信超时）时，记录异常时刻前后一段时间的数据和系统状态，便于赛后分析。
参数掉电保存：将用户配置的参数（如采样率、量程）保存到STM32的EEPROM或Flash模拟的EEPROM中，实现掉电记忆。
自检功能：系统上电后，自动检测关键外设（如FPGA、ADC芯片、LCD）是否响应正常，并通过LED或LCD显示自检结果。

4.3 竞赛报告撰写要点

电赛报告是评分的重要依据。报告应围绕“我们做了什么”和“为什么这么做”展开。

系统方案论证：开篇明确说明为什么选择STM32+FPGA架构，对比其他方案的优劣。用框图清晰展示系统组成和数据流。
理论分析与计算：对于关键参数（如采样率、分辨率、滤波器截止频率、系统延迟）给出理论计算公式和计算结果。
电路与程序设计：
- 电路图：突出核心电路（如ADC接口电路、FPGA与STM32连接电路、电源电路）。标注关键元件参数。
- 程序流程图：分别给出STM32主程序、关键任务（数据读取、处理）和FPGA顶层状态机的流程图。
- 关键代码与注释：报告中只需贴出最核心、最能体现你设计思想的代码片段，如ADC控制状态机、FSMC读取函数、滤波算法等，并附上清晰注释。
测试方案与数据：
- 测试仪器：列出使用的示波器、信号发生器、万用表等型号。
- 测试方法：描述如何测试精度、实时性、稳定性等指标。
- 数据表格与图表：用表格呈现测量数据（如输入标准电压与测量电压的对比），用波形图展示系统实际采集显示的信号。数据要真实，图表要清晰规范。
结果分析：分析测试数据，说明是否达到设计要求，误差来源是什么，系统瓶颈在哪里。这部分体现了你的思考深度。

4.4 扩展方向思考

如果时间允许，可以考虑以下扩展，为作品增加亮点：

无线传输：增加Wi-Fi或蓝牙模块，将数据无线传输至手机App或PC，实现远程监控。
高级算法：在STM32上移植更复杂的算法库，如CMSIS-DSP，实现实时频谱分析、数字解调等。
FPGA加速：将STM32中计算密集的部分（如FFT、卷积）用FPGA硬件实现，通过协处理器方式大幅提升处理速度。
低功耗设计：在无操作时，让STM32和FPGA进入低功耗模式，由外部事件（如按键中断）唤醒，适合电池供电场景。

电赛的发挥部分考察的是综合运用知识解决实际问题的能力。从明确需求、设计架构，到模块实现、系统调试，再到优化和报告，每一步都需要严谨的工程思维和扎实的动手能力。本文提供的思路和案例是一个起点，在实际比赛中，需要你根据具体题目要求灵活调整和深入挖掘。最重要的是，在备赛过程中，亲手搭建一个这样的最小系统，并彻底走通整个流程，积累的经验将是你应对任何挑战的最大底气。