开头先从一个场景说起。之前给一块工业控制板做电源方案，Buck转换器选的是一款普通同步降压芯片，功能、效率都正常，结果送到实验室做EMI预测试，传导骚扰在150kHz附近直接超标接近10dB。整改花了两周，换电感、加磁珠、调snubber都试过，最后还是换了芯片才压下去。那次之后，我选电源芯片就把EMI表现放在和效率同等重要的位置。这也是今天想聊聊SWIFT系列DC/DC Buck转换器（也就是TI的SWIFT家族降压稳压器）在降低EMI方面做了哪些事情的原因——这些设计不是锦上添花，而是实打实能帮你减少一轮又一轮改板、过测试的折腾。
SWIFT系列对做电源设计的人来说应该不陌生，覆盖从几百毫安到十几安培的降压应用，但真正让我觉得值得专门写一篇的，是它们在EMI抑制上的几个关键设计。这篇文章会从Buck电路噪声产生的根源讲起，然后拆解SWIFT系列控制EMI的具体手段，再补充我在实际布局和测试中验证过的经验。适合最近在选型、正在改EMI问题，或者单纯想搞明白“为什么不同芯片的EMI表现差这么多”的硬件工程师。
1. 噪声从哪来：Buck电路里两个天然的EMI源头
很多刚接触电源设计的工程师有个误解，觉得EMI是“杂散”出来的，好像只要layout做得好就能完全避免。实际上Buck电路产生电磁干扰是物理必然，布局布线只是控制干扰的传播路径和强度，根源还是在开关动作本身。
Buck拓扑里有两条高di/dt回路和两个高dv/dt节点，这就是绝大多数电磁干扰的源头。
1.1 高di/dt回路：输入回路和续流回路
先看高di/dt回路。Buck的功率级在开关切换瞬间，电流会从输入电容切换到续流二极管（或同步MOSFET的下管），这个切换发生在纳秒量级，电流变化率极高。以常见的同步Buck为例，上管导通时电流路径是输入电容→上管→电感→负载；上管关断时，电感电流通过下管续流。上下管切换的瞬间，输入回路中流过的电流从接近负载电流突然跌到零，又从零突然升到负载电流。
这个高速变化的电流在回路电感上会产生感应电压，同时形成差模噪声。从EMI的角度看，di/dt越大，噪声频谱越宽，能量越强。所以很多低EMI芯片会刻意控制开关管的驱动速度，也就是压摆率（slew rate），本质是为了限制di/dt和dv/dt的上限。
1.2 高dv/dt节点：开关节点（SW节点）
另一个噪声源是SW节点，也就是上管源极和下管漏极的连接点，这个节点的电压在输入电压和地之间快速切换。对于12V输入的Buck，SW节点的电压摆幅就是12V，切换时间如果只有5ns，那么dv/dt就是2.4V/ns。这么大的电压变化率会在SW节点连接的铜皮上产生位移电流，通过寄生电容耦合到周围走线、散热器、甚至整个PCB，形成共模噪声。
SW节点在布局上本质上就是一根“天线”，面积越大，辐射效率越高。这也是为什么低EMI设计都要求在SW节点铺铜尽可能小，同时又要有足够的截面来承载负载电流，两者需要平衡。
这里插一句我在实际项目中踩过的坑。有一块板子为了过流能力把SW节点的铜皮铺得特别大，结果在辐射EMI测试中120MHz附近出现尖峰。后来把SW节点铜皮面积缩小到刚好覆盖焊盘和一小段连接电感的走线，辐射噪声明显降了好几个dB。所以控制SW节点面积这个细节，在低EMI芯片的基础上依然有效，它不是可做可不做的事情。
2. SWIFT家族降低EMI的底层逻辑：从源头压而不是事后补
早期很多电源模块解决EMI靠的是外围补救——加共模电感、加磁珠、加Y电容、加屏蔽罩，这些方法有效，但代价是成本增加、体积变大、效率略微下降。SWIFT系列的做法更倾向于在芯片内部和封装层面就把噪声源控制住，让外围滤波变得相对轻松。
2.1 可调节的开关管压摆率控制
SWIFT系列里不少型号提供了压摆率（slew rate）控制功能，有的通过外部引脚接电阻来设定，有的直接在内部做了两档或三档可选。这个功能的作用很直接：控制开关管栅极驱动电流，从而控制开关时间的快慢。
把开关时间从5ns放宽到15ns，dv/dt和di/dt都能下降一个量级，对高频EMI（几十MHz以上的频段）的抑制效果非常明显。代价是开关损耗会上升一点，效率略有下降。但很多场合下，用百分之零点几的效率换几个dB的EMI裕量，是划算的。
需要特别提醒的是，压摆率不是越慢越好。开关时间拉长后，如果控制环路调节不及时，可能会影响负载瞬态响应；而且在轻载下如果开关频率很高，慢压摆率带来的损耗占比会变大。选型时要看数据手册里针对压摆率档位给出的效率曲线，别只看EMI改善数据。
2.2 集成MOSFET和驱动器：消除寄生参数最有效的方式
分立方案里，控制器和MOSFET是分开的，PCB上走线本身就带来了额外的寄生电感和电阻。SWIFT系列把上下管和驱动电路集成在芯片内部，整个功率回路被缩短到毫米级，环路寄生电感大幅降低。
这带来的好处不止是layout简单，更重要的是振铃变小了。分立方案的开关节点电压波形经常能看到明显的过冲和振铃，这是因为开关管的寄生电容和环路寄生电感构成LC振荡回路，开关瞬间被激励起高频振荡，频率通常在100MHz以上，辐射EMI的主要贡献者就是这种振铃。集成方案把这几厘米的环路缩到芯片内部，振铃幅度显著下降，高频段的辐射噪声也随之减小。
2.3 展频技术（Spread Spectrum）：让峰值能量“化整为零”
展频是SWIFT系列在降EMI上很有代表性的功能。常规Buck在固定频率开关时，所有噪声能量集中在开关频率及其整数倍频点上，频谱上是离散的尖峰，峰值很高。展频技术让开关频率在一个小范围内周期性摆动，把能量分散到一个频带内，峰值自然下降。
SWIFT系列的展频实现通常是三角波调制，开关频率围绕设定值上下摆动，摆动范围一般在±5%到±10%之间（具体要看型号）。以400kHz开关频率、±8%展频范围为例，实际频率在368kHz到432kHz之间连续变化，频域上看，基波和它的谐波尖峰被展宽，峰值幅度下降10dB以上是常见效果。
展频在设计上要注意一个点：切换频率变化会影响输出纹波的频率分布，如果系统对音频噪声敏感，需要确认展频后的频率范围不会落入音频带内。另外展频对输入波纹的抑制有限，输入端的差模噪声依然需要靠输入电容来处理。
这里有一个我实测过的对比，供参考：同一块板子，用不支持展频的芯片，传导EMI在400kHz处峰值约68dBuV；换成支持±8%展频的SWIFT芯片后，同样测试条件，峰值降到55dBuV左右，直接省掉了一级输入滤波器的设计。
3. 封装与引脚设计：被很多人忽略的EMI影响因素
封装对EMI的影响，在不做高频设计的人看来可能“差不多”，但实际差别非常大。这也是SWIFT系列比较花心思的地方。
3.1 HotRod封装：翻转引线框消除键合线寄生
TI的SWIFT系列不少型号采用HotRod封装，这种封装的特点是芯片的引线框被翻转，使功率路径的引脚与芯片的功率晶体管之间通过铜柱直接连接，而不是传统的键合线（wire bond）。
键合线是金线或铜线，直径很细，长度从几百微米到几毫米不等，它的寄生电感不可忽略。在几十安培的电流突变下，键合线上的压降和振铃会很明显。HotRod封装去掉了这部分键合线带来的寄生电感，功率路径上的总环路电感能够显著降低。
这个设计带来的实际收益是SW节点振铃明显减弱，同时芯片工作时的热阻也降低了（因为功率路径的导热路径更短、更直接）。对EMI来说，振铃减弱意味着高频辐射能量减小，200MHz以上频段的表现通常优于传统封装。
3.2 引脚排列优化与PowerPad散热焊盘
SWIFT系列的封装在引脚排列上也有讲究，比如把功率输入引脚和功率输出引脚分布在芯片两侧，输入回路和输出回路各自构成更紧凑的环路，降低回路电感。PowerPad（底部大焊盘）则是标准配置，一方面方便散热，另一方面因为和地平面直接相连，也为高频回流电流提供了一个更低阻抗的路径。
实际layout时，PowerPad下方的过孔阵列要足够密，同时过孔要直接连到内层地平面，不能经过细走线或用阻焊层隔断。否则PowerPad的散热和EMI性能都发挥不出来。我通常会在PowerPad区域打9到16个过孔（视芯片尺寸而定），过孔孔径0.3mm左右，间距控制在0.8mm以内，这样既能过电流又能保证热通路。
3.3 引脚功能复用：让应用工程师有更多自由度
部分SWIFT型号把RT（频率设定）、SYNC（外部时钟同步）、MODE（工作模式）等引脚做了复用，同一个封装可以配置出不同的工作模式。这在EMI设计上其实很有意义——你可以根据实际的噪声频谱特点，灵活选择固定频率还是展频模式，而不是为了改频率换芯片。
举个例子，如果系统里还有一个通信模块，它的工作频率刚好和Buck的某次谐波重合，那么你可以通过改变RT电阻把开关频率移到其他频率点，避开敏感频段。有了频率调节和展频开关，EMI调优的手段就多了一个维度。
4. 布局布线的实战心得：低EMI芯片也需要“配合”
芯片本身低EMI只完成了一半工作，另一半在layout上。下面这些是我在多块板上验证过的做法，逻辑很简单，但执行不仔细的话很容易失效。
4.1 输入电容的摆放顺序和连接方式
输入电容是Buck输入回路的核心，它的摆放位置决定了高di/dt回路的面积。正确做法是高di/dt回路尽量小：输入电容的GND端和芯片的PowerPad（或AGND引脚）直接相邻，输入电容的VIN端和芯片的VIN引脚直接相邻。
更具体地说，在PCB layout时，输入电容要放在芯片同一面、尽可能靠近VIN引脚和GND引脚的位置，而且连接走线要短、宽。如果输入电容放在背面，通过过孔连接，那过孔增加的回路电感会影响高频性能。实测下来，同样的芯片和电容，正面紧贴摆放和背面过孔连接两种方式，传导EMI在30MHz以上频段可以差3到5dB。
4.2 SW节点铜皮面积与走线宽度的平衡
前面提到SW节点要小，但也不能无限小。SW节点走的是电感电流，如果走线太窄，直流电阻增大，满载时压降和热量都会上来。我的经验是SW节点铜皮从芯片SW引脚到电感焊盘之间的宽度，按流过RMS电流需要的载流能力计算后再加一个余量（一般按1A需要约0.25mm宽度起步，具体看铜厚），然后在此基础上尽量缩短长度，而不是盲目加宽。
另外SW节点走线下面尽量不要铺其他信号线，避免通过寄生电容耦合噪声。如果层叠允许，SW节点所在层的正下方一层保持完整的地平面，这样能形成更好的参考回路，降低SW节点对外的辐射。
4.3 反馈走线的取点与保护
反馈走线容易被忽略，它对EMI的影响主要体现在共模耦合上。反馈分压电阻从输出电压取样的位置，应该紧靠负载端或输出电容，走线要远离SW节点和电感，并用地线保护（两侧加地走线或上下层用地包围）。
反馈走线如果离SW节点太近，开关噪声会被耦合进反馈回路，轻则输出纹波变大，重则引起环路不稳定或次谐波振荡。我在调试中遇到过一种情况：反馈走线跨过电感正下方，导致输出电压在轻载时出现低频波动，把走线绕开后才恢复正常。
4.4 地平面分割与单点连接
对于小功率Buck，整个系统地平面保持完整是最好的状态，不建议做分割。有工程师为了提高抗干扰能力把模拟地和功率地分开，但在低功率BUCK上这样做更容易出问题——因为电流回流路径被打断，反而增加了回路面积。
正确的做法是：在芯片下方的PowerPad区域，模拟地和功率地直接连在一起，不做分割。如果系统中有更敏感的模拟部分（比如ADC的参考源），可以在芯片侧单点汇合，但不要在半路形成跨越分割的走线。地平面完整性对EMI的影响，比大多数设计者想象的要大得多。
5. 实测验证：传导EMI和辐射EMI下的表现与调优方向
纸上谈兵再多，不如实测数据有说服力。下面结合一块12V转5V/3A的板子，说说SWIFT系列芯片在实测中的表现。
5.1 传导EMI实测：展频打开前后的频谱对比
测试条件：输入12V，输出5V/3A，开关频率设定400kHz，测试标准参照CISPR 25的传导骚扰限值（电压法），测试频段150kHz到108MHz。
不开展频时，400kHz基波处的准峰值约为58dBuV，二次谐波800kHz处约50dBuV，谐波能量在10MHz以内衰减到40dBuV以下。打开展频（±8%摆幅）后，基波峰值降到46dBuV，二次谐波约41dBuV，整体裕量增加了8到12dB。
值得注意的是，展频对低频段（1MHz以内）的改善幅度较大，频率越高，改善幅度越不明显。这是因为高频噪声更多地来自振铃和辐射耦合，展频只是把离散谱展宽，无法消除振铃本身。如果高频段的噪声超标，就要回头检查layout和SW节点的振铃抑制了。
5.2 辐射EMI的抑制：一个具体案例
辐射EMI测试（30MHz到1GHz，垂直极化，距离3m）中，未优化layout时在180MHz附近有一个约20dBuV/m的尖峰。排查后确认是SW节点到电感的连接走线过长，加上反馈走线距SW节点太近形成耦合。
改动方案：缩短SW节点到电感的走线长度，调整输入电容位置减小高di/dt回路面积，同时把反馈走线绕到远离SW节点的一侧，并在两侧加地线保护。改动后180MHz尖峰降到12dBuV/m以下，全频段都低于限值线。
这种高频尖峰的处理经验和理论预期一致：高频辐射主要来自回路天线效应，缩短电流回路长度、减小SW节点面积是最直接的解决手段。低EMI芯片可以降低对其他因素的敏感度，但不会替代layout应该做好的事情。
5.3 遇到EMI超标时的排查顺序
如果测试超标，我习惯按下面的顺序排查，效率最高：
- 先确认芯片工作频率与频谱尖峰的关系，排除外部时钟干扰或次谐波问题。
- 在SW节点对地测量开关波形，看是否有明显振铃（超过输入电压的20%就算偏高）。
- 检查输入电容的位置和数量，优先增加一个100nF小封装电容靠近VIN引脚，观察高频段变化。
- 检查SW节点铺铜面积和走线长度，试着用刀片割掉部分铜皮（实验阶段可以这么干，正式改板按新layout走）。
- 检查输出电感的选择：屏蔽电感（如一体成型电感）比非屏蔽电感的辐射表现好很多，如果用了绕线电感且超标频段集中在中频段，换一体成型电感往往有奇效。
- 最后才是加共模电感、磁珠这类外围滤波器件，这时候目的已经不是压源头，而是切断传播路径了。
这个顺序背后的逻辑是：先处理芯片内部和layout层面的问题，再加外围滤波。前几步往往能解决大部分问题，而且不占额外的PCB面积和成本。
6. 选型参考：适合不同场景的SWIFT系列型号列举
SWIFT系列型号比较多，这里列几个我实际用过或者看到比较适合做低EMI设计的型号，供选型参考。
| 型号 | 输入电压范围 | 输出电流 | 特点 | 适用场景 |
|---|---|---|---|---|
| TPS54302 | 4.5V~28V | 3A | 内置补偿，支持展频 | 工业控制、中小功率板卡 |
| TPS5450 | 5.5V~36V | 5A | 高输入电压，低EMI设计 | 电池供电、车载电源 |
| TPS54620 | 4.5V~17V | 6A | 同步Buck，高效低EMI | 通信设备、FPGA供电 |
| TPS62840 | 2.4V~5.5V | 4A | 超低静态电流，展频 | 电池设备、待机电源 |
| LMR33630 | 3.8V~36V | 3A | 宽压输入，低EMI | 通用DCDC替代方案 |
具体选型时，除了看输入输出参数和电流能力，还要注意几点：
- 确认你的系统是否需要展频，如果已经有了敏感频段，优先选支持展频且可关闭的型号。
- 同步Buck还是非同步Buck：同步的效率更高，但芯片成本高一些。对EMI来说，同步Buck的续流回路在芯片内部，非同步的续流二极管路径在外部，前者天然更优。
- 封装尺寸：小封装不一定EMI差，像HotRod封装这种设计，小尺寸反而因为回路更短而EMI更好。
- 检查数据手册中的EMI报告（很多型号会提供实测频谱图），对比不同型号在类似条件下的峰值数据，比单纯凭经验判断更靠谱。
7. 几个容易忽略的细节和实操提醒
最后把我在实际项目中碰到过、容易被忽略的细节整理出来，这些算不上高大上的理论，但每一个都值得至少一次踩坑来记住。
7.1 展频频率的选择不能随意
展频功能虽然好用，但在多相电源或者有外部同步需求的系统中要特别小心。如果两块Buck的展频特性都是内部自由运行的，展频范围又不完全一致，就可能产生差拍频率（beat frequency），在音频范围内形成可听的噪声或其他位置出现额外频谱分量。
需要外部同步时，优先选择支持SYNC输入并且展频可以关闭的型号，让系统始终工作在确定性频率方案下，避免两相之间频率漂移引起交叉调制。
7.2 输出电感的选型与EMI直接相关
很多人选电感只关注感值和饱和电流，忽略了电感的结构和磁屏蔽特性。非屏蔽电感（如工字电感、棒形电感）在工作时周围磁场较强，容易耦合到周围信号线，辐射EMI表现较差。一体成型电感（或屏蔽式功率电感）自带磁屏蔽，漏磁通小，辐射低。
在低EMI设计中，哪怕代价是电感体积稍大一点，我也建议优先选屏蔽式电感。实测中，同样的SWIFT芯片，把非屏蔽电感换成屏蔽式，辐射EMI在30到100MHz频段通常能改善3到6dB。
7.3 输入端的差模滤波设计参考
如果展频和layout优化之后，传导EMI在低频段仍然逼近限值，可以考虑在输入端加一组简单的LC差模滤波。具体做法是：输入电源→共模电感（如果同时需要处理共模）→差模电感（几微亨）→输入电容→芯片VIN。电感和输入电容构成LC滤波，转折频率设置在开关频率的1/10到1/20左右。
以400kHz开关频率为例，差模电感选择10uH，输入电容选择22uF陶瓷电容，转折频率约10.7kHz，对400kHz及以上的开关噪声有足够衰减。如果空间允许，这个LC滤波对EMI的改善比一味增加电容数量更明显。
7.4 测试环境与测试条件的一致性
做EMI整改时，最容易忽略的是测试条件的一致性。同一块板子，输入电源线长短不同、负载是否恒流模式、测试桌面的接地状况，都可能导致测试结果出现几个dB的差异。整改过程中如果这些条件不确定，很容易做出错误的判断。
我习惯的做法是：每次测试记录完整的条件（输入电压、负载电流、线束长度、接地方式、测试标准），然后固定条件做对比。同一轮整改中，尽量在同一时间段、同一测试点完成A/B对比，减少环境波动的影响。
7.5 关于snubber电路的补充
如果SW节点振铃明显，RC snubber是一个快速有效的处理方法。snubber可以消耗振铃能量，抑制过冲。具体取值可以根据SW节点寄生电容和振铃频率来估算：测出SW节点的振铃频率f，根据功率管寄生电容Coss估算寄生电感L=1/(2πf)²C，然后选择R=√(L/C)，C_snubber取Coss的2到4倍。
但要注意，snubber的损耗在连续工作中不可忽略，尤其在重载下，电阻会发热。我的建议是把它作为layout优化之后的备选手段，而不是首选方案，毕竟它治标不治本，只是把振铃能量变成热量消耗掉。
SWIFT系列的低EMI设计思路，放到整个行业来看其实代表了电源芯片发展的一种方向：从靠外围电路补救，到在芯片内部和封装层面直接解决问题。对工程师来说，选对芯片能让后面省很多事，但该做的layout功课一样不能少。数据手册上的EMI报告只能作为参考，每一块板子的实际情况都需要自己实测验证。希望这篇内容能帮你在选型和整改EMI时少走一些弯路。
