SAR ADC原理与应用：从二分搜索到硬件设计全解析-平芜编程栈

1. 从“猜数字”游戏到逐次逼近：SAR ADC的核心思想

如果你玩过“猜数字”游戏，那你已经理解了SAR ADC（逐次逼近寄存器型模数转换器）最核心的运作逻辑。游戏规则很简单：我心里想一个1到100之间的数字，你每次猜一个数，我只能告诉你“大了”、“小了”或者“对了”。一个高效的策略是每次都猜当前可能范围的中间值。比如，第一次猜50，我说“大了”，你就知道数字在1-49之间；第二次猜25，我说“小了”，你就知道数字在26-49之间；第三次猜37（26和49的中间值）……如此反复，最多只需要7次（log₂(100) ≈ 6.64，向上取整）就能锁定最终答案。

SAR ADC干的就是这个“猜数字”的活儿，只不过它猜的不是我心里的数字，而是输入引脚上那个连续变化的模拟电压值。它的“猜谜工具”是一个DAC（数模转换器），而它的“大脑”就是那个SAR（逐次逼近寄存器）。整个转换过程，就是DAC根据SAR的指令，输出一个又一个的“猜测电压”，与真实的输入电压进行比较，然后根据比较结果（“大了”还是“小了”）来修正下一次的猜测，直到两者的差值在可接受的误差范围内。

为什么这种结构在中等精度、中等速度的应用中如此受欢迎？比如在微控制器（MCU）、传感器接口、电池管理系统里几乎无处不在？核心原因在于它在速度、精度、功耗和成本之间取得了绝佳的平衡。它不像Flash ADC那样需要2^N-1个比较器（8位就要255个！），硬件开销巨大；也不像Sigma-Delta ADC那样需要极高的过采样率和复杂的数字滤波器，转换速度较慢。SAR ADC通常只需要一个高精度的比较器、一个DAC、一些逻辑电路和一个参考电压源，结构相对简洁。对于12位、1MSPS（每秒百万次采样）量级的需求，SAR ADC几乎是性价比最高的选择。

我刚开始接触时，总觉得“逐次逼近”这个词有点抽象。但当你把它想象成那个二分查找的猜数字游戏，一切就豁然开朗了。这个笔记，我就从一个硬件工程师的实操视角，拆解SAR ADC的里里外外，不光是原理，更重要的是那些数据手册上不会写、但在调试中会让你抓狂的细节。

2. SAR ADC的解剖：核心模块与信号链路

一个最简化的SAR ADC框图，通常包含以下几个关键部分：采样保持电路（S/H）、比较器、DAC、SAR逻辑控制单元以及一个参考电压源。它们像一条精密的流水线，协同完成从模拟世界到数字世界的“翻译”工作。

2.1 采样保持：抓住那一瞬间的电压

模拟信号是连续的，而ADC转换需要时间。我们不可能让输入电压在转换的几微秒甚至几百纳秒内保持绝对静止，尤其是当信号本身在变化时。这就好比你想给一个奔跑中的人拍一张清晰的照片，必须用非常快的快门“定格”那一瞬间。

采样保持电路就是那个“快门”。它内部通常包含一个开关和一个电容。在“采样”阶段，开关闭合，电容迅速充电（或放电）至与输入电压相同的电平。在“保持”阶段，开关断开，理想情况下，电容上的电压会保持不变，为后续的比较器提供一个稳定的输入。这个被保持住的电压，就是我们这次转换要处理的“目标值”。

注意：这里埋下了SAR ADC的第一个性能陷阱——采样保持的建立时间和电荷注入。如果采样时间太短，电容上的电压还没稳定到目标值，转换就开始了，结果自然不准。更棘手的是电荷注入：当MOS开关管断开时，沟道中的电荷会无处可去，一部分会注入到保持电容上，引起一个微小的电压阶跃。这个误差是系统性的，且与输入信号相关，设计时需要精心考虑开关尺寸和时序。

2.2 比较器：判决“大”与“小”的法官

比较器是SAR ADC中唯一的模拟“裁判”。它有两个输入端：一端接来自采样保持电路的输入电压（VIN），另一端接DAC输出的猜测电压（VDAC）。它的输出是数字量：高电平表示VIN > VDAC，低电平表示VIN < VDAC。

这个“裁判”的要求极高。首先，它必须非常灵敏，能分辨出微伏级别的电压差。其次，它必须足够快，在每一个比特的判决周期内都能稳定输出有效结果。最后，它的失调电压必须极小且稳定。失调电压就像是裁判自带的一个偏见，比如他总是认为左边选手比实际重0.1克。如果这个“偏见”太大或者飘忽不定，整个判决结果就全乱了。因此，高性能SAR ADC的比较器通常都是全差分、带自动归零或斩波稳幅技术的复杂结构。

2.3 DAC：生成“猜测值”的精密电压源

DAC是SAR ADC的“手臂”，负责将SAR逻辑产生的数字码转换成模拟电压VDAC。在逐次逼近的每一步，SAR逻辑都会给出一个新的数字码（比如“10000000”对应中间值），DAC则忠实地输出对应的电压去和输入比较。

SAR ADC中常用的DAC结构有两种：电荷再分配型和电阻串型。

电荷再分配型DAC：通常由电容阵列构成。它的妙处在于，采样保持的电容本身就是DAC电容阵列的一部分。转换过程通过切换电容阵列中电容的接地或接参考电压，来重新分配电荷，从而改变比较器输入端的电压。这种结构天然地集成了采样保持功能，节省面积，且能做到很好的单调性（即数字码增加，模拟输出一定增加）。它是目前主流CMOS工艺SAR ADC的首选。
电阻串型DAC：由一串精密电阻和一系列开关组成。通过切换开关，从电阻分压网络中抽头取出不同的电压。它的优点是线性度理论上可以做得很好，且静态功耗极低（只有分压网络的漏电流）。但需要大量的开关和复杂的解码逻辑，在高分辨率时面积开销大，且开关的导通电阻会引入非线性误差。

2.4 SAR逻辑与控制时序：运筹帷幄的“大脑”

这是整个ADC的“算法核心”。它严格遵循二分搜索的流程：

启动转换后，SAR逻辑首先将最高位（MSB）置为1，其余位置0，将这个数字码送给DAC。
DAC输出对应的VDAC（通常是VREF/2）与VIN比较。
比较器输出结果告诉SAR逻辑：VIN是大于还是小于VDAC。
如果VIN > VDAC（比较器输出高），说明猜小了，那么MSB这个“1”就保留；如果VIN < VDAC，说明猜大了，那么MSB就清为“0”。
SAR逻辑接着将次高位（MSB-1）置为1，结合上一步确定的MSB值，形成新的数字码，再次送给DAC，生成新的VDAC进行比较和判决。
重复步骤2-5，从最高位到最低位（LSB），一位一位地确定下来。
当最低位也判决完成后，SAR寄存器中的数字码就是本次转换的最终结果，可以输出给后续数字电路。

这个过程的时序非常关键。每一步（称为一个“比特周期”）都必须留出足够的时间：DAC电压建立时间、比较器决策时间、SAR逻辑锁存时间。整个转换时间T_conv = N * T_bit_cycle + T_acquire（采样时间）。所以，SAR ADC的转换速度直接受位数N和单个比特周期速度的限制。

3. 关键性能参数：看懂数据手册上的“黑话”

选型或评估一个SAR ADC时，数据手册上那一堆参数常常让人眼花缭乱。抛开市场宣传用语，工程师最需要关注的是下面这几个核心指标，它们直接决定了你的系统性能天花板。

3.1 分辨率与量化误差：天生的“不完美”

分辨率（Resolution）就是ADC的位数，比如12位、16位。它定义了ADC输出数字码的总数。一个N位的ADC，输出码范围从0到(2^N - 1)，共2^N个码。

量化误差（Quantization Error）是ADC原理上固有的、无法消除的误差。因为ADC是用有限个离散的数字码去表示无限个连续的模拟值。这就像用一把最小刻度是1毫米的尺子去测量长度，你永远无法精确读出0.3毫米。量化误差的最大值就是1个LSB（最低有效位）所代表的电压值。对于一个理想ADC，量化误差在±0.5 LSB之间均匀分布。

LSB的计算：LSB = VREF / (2^N)。例如，VREF=3.3V，N=12，则LSB = 3.3V / 4096 ≈ 0.805mV。这意味着，输入电压变化小于0.805mV，输出数字码可能不变。

3.2 微分非线性与积分非线性：衡量“尺子”准不准

DNL（微分非线性）和INL（积分非线性）是描述ADC实际传输特性与理想直线偏离程度的两个最重要参数。

DNL：它衡量的是ADC相邻两个码之间的实际步进电压与理想1 LSB步进的差值。DNL误差为+0.5 LSB意味着某个码的宽度比理想宽了50%；DNL误差为-0.5 LSB则意味着某个码的宽度比理想窄了50%，如果DNL ≤ -1 LSB，就会出现失码——即无论输入电压如何变化，某个输出码永远不会出现。这是ADC的严重缺陷。
INL：它衡量的是ADC整个传输曲线与一条通过端点的理想直线的最大偏差。INL反映了所有DNL误差累积的效果。可以把它想象成尺子不是局部刻度不准，而是整个尺子都弯了。INL直接影响ADC在大范围内的绝对精度。

在数据手册上，你通常会看到“DNL: ±0.5 LSB (typ), ±1 LSB (max)”这样的描述。设计电路时，必须确保在您关心的温度、电压范围内，ADC的DNL/INL满足系统精度要求。

3.3 信噪比与有效位数：在噪声中提取真实信号

SNR（信噪比）对于交流信号应用（如音频、振动传感）至关重要。它表示在额定输入频率下，输出信号中基波分量（有效信号）的功率与除直流和谐波以外所有噪声功率的比值，单位为dB。噪声来源包括量化噪声、热噪声、时钟抖动等。

一个理想N位ADC的理论最大SNR（仅考虑量化噪声）由公式给出：SNR = 6.02N + 1.76 dB。例如，一个理想12位ADC的SNR约为74dB。但实际ADC的噪声远不止量化噪声，所以实测SNR总会小于这个理论值。

ENOB（有效位数）是一个更直观的指标。它直接告诉你，考虑到所有噪声和失真后，这个ADC“相当于”一个多少位的理想ADC。计算公式可以从实测SNR反推：ENOB = (SNR_measured - 1.76) / 6.02。如果一个标称16位的ADC，实测SNR只有80dB，那么它的ENOB只有大约13位。这意味着其低几位（第14、15、16位）可能已经被噪声淹没，不再可靠。

3.4 采样率与吞吐率：速度的极限

采样率（Sampling Rate）或吞吐率（Throughput Rate）指ADC每秒钟能完成多少次完整的转换并输出有效数据，单位是SPS（每秒采样数）或S/s。

这里需要区分两个概念：转换时间和采样时间。

转换时间：从采样保持开关断开（进入保持阶段）开始，到完成所有N位判决并输出数字码所需的时间。
采样时间：采样保持开关闭合，允许外部输入信号对内部采样电容充电，使其电压建立到目标精度所需的时间。

因此，吞吐率的倒数 = 采样时间 + 转换时间。很多MCU内置的SAR ADC允许你灵活配置采样时间，以适配不同源阻抗的信号源。如果源阻抗高，信号建立慢，就必须延长采样时间，否则就会导致采样不充分，引入误差，但这会降低最大吞吐率。

4. 外部电路设计：不要让ADC“吃坏肚子”

ADC芯片本身性能再好，如果外围电路设计不当，结果也会惨不忍睹。你可以把ADC想象成一个味觉极其灵敏的美食家，而前端电路就是给他准备食物的厨房。厨房不干净、上菜慢了或者串了味，美食家给出的评价肯定不准。

4.1 参考电压源：系统的“定盘星”

VREF是ADC的基准，所有转换结果都是相对于这个电压的比值。如果VREF本身不稳、有噪声，那么转换结果绝对好不了。选择参考电压源时，要看几个关键参数：

初始精度：出厂时的电压误差，比如±0.1%。
温漂：电压随温度变化的系数，单位ppm/°C。这是长期稳定性的关键。
噪声：尤其是低频噪声，会直接叠加到转换结果上。对于高精度应用，需要选择低噪声的基准源。
负载调整率与动态响应：当ADC内部的DAC切换，从基准源抽取瞬态电流时，基准源的输出电压能否保持稳定？很多SAR ADC的DAC是开关电容结构，会在每个比特判决周期从VREF吸入或吐出电荷脉冲，这要求基准源有很好的瞬态响应能力。

一个常见的做法是在基准源输出端紧挨着ADC的VREF引脚，放置一个大电容（如10μF钽电容）和一个小电容（如0.1μF陶瓷电容）并联。大电容提供电荷池，应对瞬态电流需求；小电容滤除高频噪声，并因其ESL（等效串联电感）和ESR（等效串联电阻）更小，能提供更快的局部响应。

4.2 模拟输入驱动：信号源的“缓冲与过滤”

驱动ADC的输入信号源必须有足够的能力在规定的采样时间内，将ADC内部的采样电容充电到目标精度。ADC的输入端通常可以等效为一个开关串联一个电容（采样电容Cs）。在采样瞬间开关闭合时，信号源需要瞬间对这个电容充电。

这就引出了两个关键要求：

低输出阻抗：信号源的输出阻抗（Rs）和采样开关的导通电阻（Ron）会与采样电容（Cs）形成一个RC电路。其建立时间常数τ = (Rs + Ron) * Cs。为了在采样时间Ts内建立到N位精度（误差小于0.5 LSB），通常需要满足 Ts > (N+1)*ln(2)*τ。如果信号源阻抗太高（如来自高阻值分压网络或传感器），建立时间会很长，必须加长软件配置的采样时间，或者更常见的是，在信号源和ADC之间加入一个驱动运放作为缓冲器。运放具有极低的输出阻抗，可以快速为Cs充电。
抗混叠滤波：根据奈奎斯特采样定理，如果输入信号中含有频率超过采样频率一半（fs/2）的成分，这些高频成分会被“折叠”到低频段，造成无法消除的混叠失真。因此，必须在ADC输入端加入一个低通滤波器（抗混叠滤波器），将高于fs/2的频率成分衰减到足够低。这个滤波器通常是一个简单的RC无源滤波器，其-3dB截止频率略高于你关心的信号最高频率，但远低于fs/2。

实操心得：驱动运放的选择至关重要。除了带宽和压摆率要满足信号建立要求外，要特别注意运放的建立时间和过载恢复时间。有些运放在输出被瞬间拉到电源轨（比如ADC采样开关闭合瞬间的瞬态电流）后，需要很长时间才能恢复到线性区，这会在采样窗口后期引入误差。选择那些专门为ADC驱动设计的、具有快速过载恢复特性的运放会省去很多麻烦。

4.3 电源与接地：干净的“能量供给”

SAR ADC对电源噪声非常敏感，尤其是比较器和DAC的电源。任何电源纹波都会直接耦合到转换结果中。

去耦电容：必须在ADC的每个电源引脚（AVDD, DVDD）到地之间，尽可能靠近引脚放置去耦电容。典型配置是一个1μF~10μF的陶瓷电容并联一个0.1μF或更小的陶瓷电容。大电容应对低频噪声和电流突变，小电容应对高频噪声。电容的材质首选X7R/X5R陶瓷电容，因其ESR和ESL较低。
地平面与分割：对于混合信号系统，良好的接地策略是成败的关键。推荐使用单点接地或分区接地。将模拟地（AGND）和数字地（DGND）在芯片下方或附近通过一个磁珠或0欧姆电阻单点连接。确保模拟部分的地回路完整且低阻抗，数字部分快速变化的大电流不会流经模拟地平面，避免地弹噪声污染模拟信号。
供电顺序：有些高性能ADC对电源上电顺序有要求（例如，模拟电源应先于或与数字电源同时上电），以避免内部寄生二极管导通导致闩锁风险。务必查阅数据手册的“绝对最大额定值”和“上电时序”部分。

5. 软件配置与数据读取：让ADC“听话地工作”

硬件搭好了，接下来就要通过软件（寄存器配置）来指挥ADC工作。这个过程看似简单，但细节决定成败。

5.1 时钟配置：心跳要稳

SAR ADC需要一个工作时钟，用于控制采样、逐次比较、数据输出的每一步时序。这个时钟可以来自MCU的系统时钟分频，也可以是独立的时钟源。

时钟频率：它直接决定了单个比特周期的时长，从而影响转换速度。时钟频率必须在数据手册规定的范围内。太慢会影响吞吐率，太快则可能导致DAC电压建立不充分或比较器决策不稳定，导致转换错误。
时钟抖动：时钟边沿的不确定性（抖动）会引入采样时间误差。对于高频输入信号，时钟抖动会严重劣化SNR。公式为：SNR_due_to_jitter = -20log10(2π * f_in * t_jitter)。例如，输入信号1MHz，时钟抖动1ps（RMS），由此导致的SNR极限约为44dB！这对于16位ADC来说是灾难性的。因此，对于高速高精度应用，需要一个低抖动的时钟源。

5.2 采样时间与序列控制：把握采样时机

如前所述，采样时间必须根据信号源阻抗和ADC内部采样电容来合理设置。大多数MCU的SAR ADC模块都允许通过寄存器灵活配置采样周期数。一个实用的方法是：先设置一个较长的采样时间，确保转换正确；然后逐步缩短采样时间，直到转换结果开始出现偏差，再留出20%-50%的余量作为最终设置。

对于多通道ADC，通常支持扫描序列模式。你需要配置一个通道序列以及每个通道的采样时间（如果支持）。要特别注意通道切换时的建立时间。当ADC从测量一个通道切换到另一个通道时，如果两个通道的电压差异很大，内部采样电容上的电压需要时间从一个值建立到另一个值。如果紧接着就启动转换，结果会是上一个通道电压和当前通道电压的混合体，导致严重的串扰误差。解决方法是在通道切换后，插入额外的“ dummy ”采样转换周期，或者确保软件上有足够的延迟。

5.3 触发模式与中断处理：高效的数据获取

ADC转换可以由软件触发（写一个启动位），也可以由硬件事件触发（如定时器溢出、外部引脚信号）。对于周期性采样，使用定时器硬件触发是最佳实践，它可以确保采样间隔绝对均匀，不受软件中断响应时间的影响，这对于后续的数字信号处理（如FFT）至关重要。

数据读取通常通过中断或DMA（直接存储器访问）完成。

中断方式：每次转换完成产生中断，在中断服务程序（ISR）中读取数据。简单，但频繁中断会占用大量CPU资源，且在高采样率下可能来不及响应。
DMA方式：配置DMA在每次ADC转换完成时，自动将数据从ADC数据寄存器搬运到内存中的数组。搬运完成后（如数组满）再产生一个中断通知CPU进行批处理。这是高效、低CPU占用的方法，特别适合高速连续采样。

一个常见的坑是数据对齐。ADC结果寄存器可能是12位或16位的，但存储在32位寄存器中，可能是左对齐或右对齐。读取数据后，需要根据数据手册的说明进行相应的移位和掩码操作，才能得到正确的数值。

6. 校准与误差补偿：追求极致的“微调”

即使硬件和软件都配置正确，由于工艺偏差、温度漂移等因素，ADC仍然会存在增益误差和偏移误差。对于精度要求高的应用，必须进行校准。

6.1 偏移误差与增益误差

偏移误差：当输入电压为0时，ADC的输出码不为0。这相当于整个传输曲线在纵轴上发生了平移。
增益误差：当输入电压达到满量程（VREF）时，ADC的输出码达不到满量程码（2^N - 1）。这相当于传输曲线的斜率与理想值不符。

6.2 两点校准法

这是最常用且有效的校准方法，需要在已知的精确输入电压下测量ADC的输出。

测量零点：将ADC输入端接地（或接一个已知的、稳定的0V参考），读取一组输出码的平均值，记为Code_Zero。
测量满点：将ADC输入端接一个已知的、精确的、接近VREF的电压（例如，用一个更高精度的电压基准产生），读取一组输出码的平均值，记为Code_Full。
计算校准系数：
- 理想情况下，输入电压V_in与输出码Code的关系是：V_in = (Code / (2^N - 1)) * VREF。
- 存在误差时，我们假设实际关系是线性的：V_in = Gain * Code + Offset。
- 将两个已知点（0V,Code_Zero）和（V_Full,Code_Full）代入，可以解出：
  - Gain = V_Full / (Code_Full - Code_Zero)
  - Offset = -Gain * Code_Zero
应用校准：对于任何新的测量输出Code_Measured，其校准后的电压值为：V_Calibrated = Gain * Code_Measured + Offset。

注意事项：校准必须在系统实际工作的温度、电源电压下进行，因为偏移和增益误差会随温度变化。对于宽温范围应用，可能需要制作一个温度-误差查找表，进行分段补偿。此外，校准过程本身使用的参考电压（用于产生0V和V_Full）的精度，直接决定了校准后的精度上限。

7. 高级话题与选型考量：面向实际应用

当你需要为一个具体项目选择或设计SAR ADC时，除了基本参数，还需要思考以下更深层次的问题。

7.1 单端输入 vs. 差分输入

大多数MCU内置的SAR ADC是单端输入，以地为参考。但在噪声较大的环境中，差分输入具有巨大的优势。差分ADC测量的是两个输入引脚（IN+, IN-）之间的电压差，它能有效抑制共模噪声（同时出现在两个输入端的噪声）。这对于测量桥式传感器（如应变片、压力传感器）、在电机驱动等强干扰环境下的信号采集至关重要。选择差分ADC时，要关注其共模抑制比参数。

7.2 内部参考 vs. 外部参考

很多SAR ADC芯片内部集成了参考电压源。使用内部参考方便省事，节省外部元件，但其精度、温漂和噪声性能通常不如独立的高性能外部基准源。如果系统对精度和稳定性要求极高（例如精密测量仪器），或者VREF需要被系统中其他电路共享，那么使用外部基准源是更好的选择。需要仔细评估内部参考的规格是否满足系统误差预算。

7.3 通道间的串扰与隔离

在多通道SAR ADC中，当切换通道时，前一个通道信号在采样电容和寄生电容上的残留电荷可能会影响下一个通道的测量，这就是通道串扰。高质量ADC会通过设计（如增加复位开关）来最小化这种影响。在软件上，如前所述，在关键通道测量前插入一个 dummy 转换周期到GND或一个固定电压，是降低串扰的实用技巧。

7.4 功耗与速度的权衡

SAR ADC的功耗与采样率大致成正比。在低功耗应用中（如电池供电的物联网设备），可以利用这个特性：在不需要高速采样时，显著降低ADC的时钟频率或干脆关断其电源（如果支持），以节省电能。许多现代SAR ADC都提供了多种功耗模式（如运行模式、待机模式、关断模式），需要根据应用的采样需求动态管理。

从我经手的几个工业传感器项目来看，SAR ADC的稳定性往往不是被其本身的极限参数打败，而是输在了不起眼的外围细节上：一个温漂大的偏置电阻、一个布局不当的接地回路、一个驱动能力不足的运放，或者一个被忽略的电源去耦电容。理解原理是基础，但敬畏细节、做好每一处噪声管理和信号完整性设计，才是让SAR ADC在真实世界中发挥出数据手册上那些漂亮指标的关键。下次当你看到ADC输出数据跳动时，别急着怀疑代码，先从电源纹波和输入驱动电路查起，八成能找到问题所在。