硬件面试这件事，最怕的不是题目难，而是不知道面试官为什么要问这道题。经典硬件面试100题我建议你不要当题库背，而是当成一份能力体检表：先用它对照自己的理论短板，再用它检查自己有没有真实做板子的手感。无论你是准备嵌入式硬件岗、硬件工程师岗，还是刚转行做硬件，这套题覆盖的方向基本就是招聘 JD 里反复出现的模块：电子基础、电路设计、电源、信号完整性、MCU 系统、接口协议、PCB/EMC、系统可靠性、调试能力和工程素养。下面我不逐题列答案，而是把 100 题拆成几类，讲清楚每一类在考什么、怎么准备、怎么自测。
1. 先搞清楚这套题考的是“会做题”还是“会做板子”
1.1 面试题和笔试答案的区别
很多硬件面试题单独拿出来都不难。比如“I2C 需要上拉电阻吗”“LDO 和 DC-DC 区别是什么”“三极管工作在放大区需要什么条件”。但面试官从不会只等你一个标准答案，通常会连续追问。答出“I2C 需要上拉电阻”只是起点，紧接着的问题大概率是“上拉电阻选多大，怎么算”“如果 I2C 波形边沿很缓，先调电阻还是先查容性负载”“总线挂多个设备，上拉电阻能不能直接并联”。如果只背结论，第二个问题就会卡住。
所以准备 100 题，重点不是背答案，而是把每个答案背后“为什么”和“怎么算”补齐。这样才能从“会做题”变成“会做板子”。判断标准很简单：一道题你能不能在白板上画出电路、写出关键公式、说出失效现象。如果三个都能做到，这道题才算过关。
1.2 用最小系统思维串起知识地图
刚开始复习时，很容易觉得知识太多，今天看电阻电容，明天看运放，后天看电源，知识点之间是散的。我一般会建议先用最小系统把知识串起来，比如一个 STM32 最小系统板就涵盖了电源、时钟、复位、调试接口、启动配置、外部存储接口、通信接口和地平面处理。面试官问很多问题的最终落点，都是“你能不能把一个 MCU 系统设计稳定”。
这里的核心心法是：从最小系统出发，把每个模块的输入、输出、供电、时序、失效模式画出来。比如电源模块的输入是外部电压，输出是内核电压，负载是 MCU、传感器、通信芯片；时序上要先于复位释放完成；失效模式包括上电跌落、纹波过大、负载瞬态响应不足、反接损坏。这样一来，题目就从孤立的“LDO vs DC-DC”变成完整的系统设计问题，面试时也更容易展开。
1.3 自测标准：能画出来、能算出来、能说清故障
我给自己定的自测标准只有三条。第一条，能画出来：给你一个模块名称，你能画出原理框图；再不济，能画出关键器件位置和连接关系。第二条，能算出来：电阻分压、限流电阻、上拉电阻、RC 延时、电源效率、功耗估算，这些基础计算要能快速手算。第三条，能说清故障：如果我给一个异常现象，比如系统上电后反复复位、通信时好时坏、ADC 采集值偏大，你能说出排查顺序和可能原因。
这三条标准也回答了“学完就稳了”到底是什么意思。不是把 100 题都背熟，而是把每个题目背后的工程判断都内化成自己的思考习惯。后面的章节，我会按这个标准把题型拆开。
2. 电子基础与电路分析：不是考公式，而是考工程取舍
2.1 电阻、电容、电感：最容易被追杀的三个元件
硬件面试的电子基础部分，出题频率最高的不是复杂的模电题，而是电阻电容电感。原因是这三个元件太常见，也太容易被忽略。电阻会考精度、温漂、功率、封装和噪声；电容会考容值、耐压、ESR、谐振频率和去耦位置；电感受考感值、饱和电流、DC-DC 储能和 EMI 抑制。
面试官经常从实际现象切入。比如“为什么芯片电源引脚旁边要放 0.1uF 和 10uF 两个电容”。标准答案不应该是“大电容滤波、小电容滤高频”，而要展开具体分析：0.1uF 电容的谐振频率通常在几十 MHz 到上百 MHz，适合高频去耦；10uF 电容主要提供低频能量，应付负载瞬态。放置位置、地孔连接、回流路径都会影响实际效果。这个题看似简单，实际上可以问到“电容离引脚太远会怎样”“为什么并联两个容值差异大的电容反而可能产生反谐振”。准备时要多问自己几个为什么。
2.2 三极管、MOS 管、运放：开关和放大场景怎么选
三极管和 MOS 管的对比题几乎必考。关键不是背“BJT 是电流驱动、MOS 是电压驱动”这一句，而是要在具体场景里选型。比如低边开关控制一个继电器，你会选 NPN 还是 N-MOS？如果逻辑电平是 3.3V，继电器线圈电流是 50mA，你可以用 NPN 三极管，也可以用小 N-MOS 管，关键要看基极驱动电流够不够、Vgs 阈值是否满足、续流二极管是否加上。
运放部分的常见考法，是给一个反向放大电路，问你输入电阻、放大倍数、带宽、失调电压影响。很多人会把公式写出来，但忽略实际参数限制。比如增益设成 100 倍时，带宽会被压到多少？输入偏置电流会在高阻源上产生多大误差？电源电压是 5V，输入信号接近电源轨时，输出还能不能保持线性？这些问题才是硬件工程师平时真正需要判断的。
2.3 经典题型举例与答题思路
电子基础题里，我觉得最值得练的有三类。第一类是分压和阻抗计算，比如“传感器输出阻抗 10k，ADC 输入阻抗 100k，直接接会有什么影响，怎么加缓冲”。第二类是开关特性，比如“MOS 管栅极串电阻是为什么，会影响开关速度吗”。第三类是反馈稳定性，比如“运放输出接大电容后为什么会振荡，怎么补偿”。每类题都不要只停在结论，要顺着失效现象往前推一步：如果电路不正常，最可能是什么参数选错。
电路分析的复习节奏，我建议分段。第一遍快速过概念，确认每个基础元件都有画面感；第二遍专门做计算题，把欧姆定律、RC 充放电、分压、功率损耗、三极管工作状态算熟；第三遍做“故障反推”，看到一个异常现象，反过来推断哪个元件、哪个参数、哪个环节可能出了问题。第三遍是面试时最拉分的能力。
3. 电源设计：硬件岗最常翻车、也最常加分的模块
3.1 LDO 与 DC-DC 的选型边界
电源设计在硬件面试里的权重，我认为比很多资料强调的还要高。原因很直接：几乎所有硬件故障，最后都能归结到电源、时钟、复位、通信四类，而电源排第一。LDO 和 DC-DC 的区别，是最常见的开场题。LDO 的优点是对的，纹波小、噪声低、外围简单、成本低，缺点是压差大的时候效率低，热损耗集中在调整管上。DC-DC 的优点则是效率高，适合压差大、电流大的场景，缺点是纹波大、外围复杂、PCB 布局敏感。
但面试官几乎一定会追问：你的系统里什么时候选 LDO，什么时候选 DC-DC？判断边界不能只靠“电流大就选 DC-DC”，还要看输入输出电压差、负载变化速度、噪声要求、成本和面积。比如 5V 转 3.3V 给 MCU 供电，电流只有几十毫安，如果系统对纹波敏感且空间有限，LDO 可能更合适；如果是 24V 转 5V 给负载供电，直接用 LDO，功耗会大得离谱，就必须用 DC-DC。准备这道题时，最好能现场算一下热损耗：压差 × 负载电流，算出来就知道选型是否合理。
3.2 上电时序、纹波、负载瞬态响应
电源设计的高频考点还有三个：上电时序、纹波、负载瞬态响应。上电时序常见于多路电源系统。比如 FPGA 或 SoC 需要 1.0V、1.8V、3.3V，内核电压通常要先于 IO 电压稳定；如果时序反了，可能引起闩锁或 IO 状态不确定。面试可能不会让你写复杂时序，但会问“你用什么方法保证上电顺序”，常用方法包括电源芯片的使能引脚顺序控制、RC 延时、电源监控芯片、负载开关。
纹波和负载瞬态响应，考察的是电源芯片的数据手册是否真正看懂了。纹波大要先分清是开关纹波还是高频噪声，开关纹波主要和电感、输出电容、环路补偿有关，高频噪声则可能来自开关节点振铃。负载瞬态响应考察输出电容储能能力、环路带宽、负载跳变速率。面试时能把这些现象和具体元器件联系起来，会非常加分。
3.3 低功耗设计关键词
物联网和电池供电产品多了以后，低功耗设计基本是必问项。常见考点包括：待机电流、休眠模式、外设断电、电源域划分、DC-DC 在轻载下的效率、LDO 的静态电流、漏电流。面试官可能会问“MCU 进入 Stop 模式之后，板子电流还是偏高，你从哪几个方向查”。这个问题要按顺序回答：先确认测量方式是不是正确，万用表档位、电源纹波、测量线是否接入其他负载；再查 MCU 引脚是否有悬空或上拉配置；再查外部器件是否仍在供电，比如传感器、LED、电平转换芯片；最后查 DC-DC 或 LDO 的空载电流。低功耗调试很多时候不是方案没设计好，而是忽略了板子上的“隐形耗电”。
3.4 常见追问：板子电流异常偏大怎么查
这里给一个通用排查链路，面试时也可以直接用。第一步，看静态电流，先把负载断开，量电源输入端，确认是不是板级漏电。第二步，看动态电流，逐模块上电，每上电一个模块记录一次电流变化，找出异常增量。第三步，摸温度，红外或手摸，发热异常的区域通常就是损耗大的区域。第四步，用示波器看电源波形，确认是不是振荡、短路、闩锁造成的大电流。按这个顺序回答，面试官会认为你有实际调试经验，而不是只背原理。
4. 数字电路与 MCU 系统：协议、时序、软件的交叉点
4.1 从触发器到状态机
数字电路基础部分，常见题包括组合逻辑、时序逻辑、竞争冒险、亚稳态、状态机设计。很多硬件岗位并不要求你像 FPGA 工程师一样写大量 Verilog，但至少要能看懂原理图里的逻辑器件、理解时序约束的基本概念。我的建议是：把触发器建立保持时间、亚稳态和同步器作为重点，因为这三个概念直接关系 MCU 外部信号采集和异步通信。
面试题经常是“两个异步时钟域之间传输信号，怎么处理”。标准做法是打两拍同步，但要能解释为什么打两拍不能保证 100% 消除亚稳态，只能降低概率。如果信号是总线，比如多 bit 数据，就不能简单打两拍，要用异步 FIFO 或握手。能说出这个层次，说明你真的考虑过跨时钟域问题。
4.2 MCU 最小系统：时钟、复位、调试接口
MCU 最小系统是嵌入式硬件面试的核心场景。最小系统通常包括电源、时钟、复位、调试接口、启动模式配置和必要的外部存储接口。时钟部分要关注晶振负载电容怎么选、起振失败怎么办、外部时钟和内部时钟的精度差异。复位部分要关注复位芯片、上电复位时间、外部按钮复位、看门狗复位。调试接口要注意 SWD 和 JTAG 的区别、引脚复用、调试口被禁用后如何恢复。
很多面试题来自实际板级问题。比如“晶振不起振，你会怎么查”。第一反应应该是先看示波器探头阻抗是否过高、测量方式是否正确，再看负载电容是否匹配、晶振是否虚焊、两端走线是否过长。不要一上来就换晶振，先确认测量手段和外围条件。这种问题没有固定答案，但非常能体现工程经验。
4.3 中断、看门狗、启动流程
MCU 系统的考题，经常会把硬件和软件边界放在一起问。比如“中断里能不能用延时”“为什么看门狗不能完全替代硬件监控”“芯片上电后从哪里开始执行代码”。这些问题看起来偏软件，但硬件工程师也必须知道，因为硬件设计要配合启动流程。比如启动引脚的上拉下拉配置，会决定芯片从 Flash 还是从系统存储器启动；看门狗超时引脚是推挽输出还是开漏，会决定外部复位电路怎么接。
面试时能把“硬件行为和软件行为”分开说清楚，是很强的信号。比如问“系统死机了，是硬件问题还是软件问题”，不应该急着二分，而要说：先判断系统是彻底无响应还是周期性复位；彻底无响应可能和时钟、电源、外部总线锁死有关；周期性复位可能和看门狗喂狗失败、电源跌落、复位芯片误触发有关。能这样分层回答，就已经超过很多只会说“查硬件”的候选人。
4.4 常考总线和接口：UART、I2C、SPI、CAN、USB
接口协议几乎是硬件面试的必考板块。UART 考点是波特率、电平标准、流控、发送接收缓冲；I2C 考点是开漏结构、上拉电阻、地址、时钟拉伸、多主冲突；SPI 考点是四种模式、片选时序、全双工、速率上限；CAN 考点是差分信号、终端电阻、仲裁机制、错误处理；USB 考点是设备枚举、D+/D- 上拉下拉、供电和信号完整性。
不要只背协议特性，要把它们放到项目场景里。比如为什么板内短距离通信常用 SPI 或 I2C，而设备间长距离通信常用 RS485 或 CAN？核心是速率、抗干扰、抗共模、成本、拓扑结构。I2C 是开漏总线，靠上拉电阻实现线与，速率不高但非常灵活；SPI 是全双工高速总线，但没有标准应答机制，适合确定性高的板内场景；CAN 是差分总线，有冲突仲裁和错误处理，适合多节点和强干扰环境。面试官想听的，往往不是八股定义，而是你会怎么选、为什么这么选。
4.5 软件和硬件的边界感
这一节不是具体题目，而是准备意识。很多硬件工程师在面试时会遇到“这个问题你懂不懂”的尴尬，因为题目介于软硬件之间。比如“为什么有时候 I2C 读不到数据”。原因可能出在硬件上：上拉电阻没焊、地址错误、电平不匹配、时序不满足；也可能出在软件上：初始化顺序错了、寄存器配置错了、读取时序没按数据手册。回答时不要只问“你代码怎么写的”，也不要只说“你量一下波形”。正确的回答是先分层。
我的建议是：出现“时好时坏”的通信问题，第一动作是用示波器抓波形。看 start 条件、地址字节、ACK/NACK、时钟频率、边沿斜率。波形正常，再查软件配置；波形不正常，则确认硬件连接和外部条件。把这一套讲出来，比你直接背“I2C 时序”要加分得多。
5. 信号完整性、PCB 与 EMC：越接近实战越容易拉开差距
5.1 阻抗、反射、串扰、地弹
信号完整性是硬件面试里区分“初级”和“有经验”的关键模块。常见概念包括特征阻抗、传输线、反射、过冲、振铃、串扰、电源完整性地弹。面试官不指望你把场论推一遍，但至少要理解现象和应对手段。比如“为什么高速信号要控制阻抗”，核心是信号在传输线中传输时，如果阻抗不连续，部分能量会反射，导致波形过冲或振铃，可能造成误触发或损伤接收端。
控制反射的手段包括：源端串阻匹配、终端并联匹配、阻抗连续、减少走线分支、保持参考平面连续。很多初级工程师会把“串匹配电阻”当成万能解药，实际要算一下源端阻抗、走线阻抗、负载阻抗。如果驱动端输出阻抗很低，串一个 22 欧或 33 欧电阻接近走线阻抗是一种常用做法；但电阻值不是随便填的，具体要看驱动能力、上升沿、负载电容。
5.2 高速信号布线的常见规则
PCB 布局布线是硬件面试实操题的高发区。常考规则包括：差分线等长等距；时钟线包地；电源平面和地平面紧耦合；去耦电容靠近电源引脚放置；高速信号不要跨越分割平面；晶振下方不要铺地或避免走线；模拟地与数字地怎么分割。这些规则背后都是同一个逻辑：控制回流路径，减少环路面积，降低寄生电感和电容。
面试里经常有一个问题：“为什么晶振底下不要走高速信号线”。原因不是晶振会“干扰”信号，而是晶振工作频率高，底部走线会引入耦合噪声，可能让晶振波形变差，也可能让底部信号被干扰。更稳妥的说法是：晶振区域要保证干净的地，减少寄生耦合，信号线和晶振保持距离。这种问题能答出来，说明你真的考虑过 PCB 上的物理布局。
5.3 EMC 测试和整改思路
EMC 这一块，很多自学的人容易忽视，但招聘简章里经常出现。常见考点包括：EMC 包含哪些项目、辐射和传导的区别、RE/CE/ESD/Surge 这几个缩写代表什么、产品测试超标后怎么整改。面试官并不期待你做过完整的认证流程，但希望你理解整改的基本思路。
整改思路可以按“源头、路径、接收”三段来记。源头：驱动信号的上升沿是否过陡、开关电源的开关节点是否振铃、时钟频率和谐波是否过高。路径：线束是否过长、屏蔽是否完整、滤波器件是否有效、接地是否可靠。接收：敏感器件是否靠近干扰源、电源端口是否有防护、复位线是否受到干扰。实际项目中，最常见的整改手段包括增加磁珠、增加共模电感、调整晶振附近的地、优化开关电源布局、减少接口线缆长度、增加 TVS 管。准备时把手段和原理对上，就能应对大多数问题。
5.4 为什么硬件面试越来越爱问“为什么”
很多候选人准备 PCB 和 EMC 时，习惯性背规则，比如“差分线要等长”“晶振下面不要走线”“电源要加去耦电容”。但面试官现在更爱问“为什么”，因为规则性知识太容易查到，而工程判断才是核心。如果题目问你“为什么去耦电容要靠近电源引脚”，不能只回答“减少路径电感”，要能展开：电容靠近引脚，能减小电容与负载之间的寄生电感和回路面积，高频去耦效果更好；如果放远了，等效电感变大，高频阻抗升高，去耦效率下降，芯片高速翻转时电源电压可能跌落。这种回答立刻有区分度。
6. 系统可靠性与调试：面试官真正想听的“踩坑过程”
6.1 异常现象怎么描述才专业
系统可靠性部分经常不是直接考概念，而是给一个异常现象，问你如何排查。面试官想通过你的回答，判断你是否具备“现象采集、假设验证、逐步排除”的能力。常见的现象包括：上电反复复位、通信时好时坏、ADC 采集值漂移、温度升高后系统死机、按键偶尔失灵、设备在某个电源环境下复位。
专业描述异常现象有套路：什么条件下出现、多久出现一次、有没有复现步骤、系统有没有日志、复位发生在什么阶段、外部环境有没有变化。如果你在面试时能主动问出这些信息再谈排查，面试官会认为你有真实调试经验。反过来说，如果一上来就说“可能是程序 bug”，思维层次就太浅了。
6.2 几个高频热词背后的硬件考点
最近很多硬件相关的讨论里，反复出现几个现象题，很适合拿来复习。比如 Windows 提示“无法验证此设备所需的驱动程序的数字签名”，表面是系统问题，实际和硬件驱动签名机制、安全启动、签名证书链、厂商驱动发布流程有关。面试官如果问“为什么硬件驱动要数字签名”，你要能答出：防止未经授权的驱动加载到内核，保护系统安全；同时也能引到“硬件 ID”“设备管理器状态码”“签名过期后如何更新”等知识点。
再比如“memtest64 没检出错误，但 Windows 诊断工具检测硬件有问题”。这题非常经典，考察的是内存测试覆盖率。memtest64 能检测大部分常规内存错误，但并不能覆盖所有故障类型和所有地址组合，尤其是偶发错误、供电波动引起的错误、缓存一致性错误，可能无法稳定复现。面试时不要简单说“工具误报”，而要先理解测试原理和边界，再考虑用更长时间、更高温、不同软件组合、交替通道来复现。
还有“设备启动不了，设备管理器报代码 3”或“已更正的硬件错误，PCI Express Root Port”这类现象，背后是总线错误处理和 WHEA（Windows Hardware Error Architecture）上报机制。硬件工程师不一定需要精通 Windows 内核，但要能理解：PCIe 的 AER 机制、错误日志、正确的分析入口是系统事件查看器，而不是只在设备管理器里点点刷新。这些题目把“系统可靠性”和“操作系统交互”结合起来了，属于拔高题。
6.3 排查链路：先电源，再时钟，再复位，再通信
我自己在面试或带新人时，最常推荐的一个排查顺序是：电源、时钟、复位、通信。原因是系统要正常工作，首先必须有稳定电压；电压正常后，时钟必须正确；时钟正确后，复位释放要干净；之后总线通信才有意义。这一顺序适用于绝大多数板级故障。
具体例子：一块板子上电后完全死掉，先看电源，输入电压有没有到，输出是否短路，LDO/DC-DC 有没有发热；电源正常后，看时钟，用示波器量晶振两端，确认起振；时钟正常后，看复位引脚，是不是一直被拉低，或者复位芯片翻转太慢；然后再去看 MCU 是否运行、调试器能否连接。这个顺序能帮你避免“花了两个小时查 I2C，最后发现是电源没滤波”的尴尬。
6.4 常用仪器与测量判断
系统可靠性题目经常附带“你会用什么仪器”的追问。万用表适合静态电压、电阻、通断判断，但测纹波和瞬态需要示波器。示波器要关注带宽、采样率、探头衰减、地线夹长度。测量电源纹波时，不要把示波器探头地线夹接太长，否则会引入很大噪声，正确做法是用弹簧地或短地线，使用 20MHz 带宽限制，并设置交流耦合。逻辑分析仪适合调试 I2C、SPI、UART 时序，能直接看协议层是否符合数据手册。
面试时提到仪器，不要只报名字，要顺带说清“什么时候用、怎么接、能判断什么”。比如“用示波器抓 I2C 波形，通道 1 接 SCL，通道 2 接 SDA，触发方式设置为下降沿，抓到 start 条件后观察地址字节和 ACK”。这种细节比“我会使用示波器”有说服力得多。
7. 100 题的复习节奏和答题表达
7.1 三轮复习法：快速过、画图算、口头讲
如果你拿到一套经典硬件面试 100 题，我建议分三轮准备。第一轮，快速过。把题目全部看一遍，把自己明显不会的、模棱两可的、完全没概念的标出来，形成薄弱点清单。这一轮不需要做笔记，也不要纠结答案。第二轮，画图和计算。针对每个模块重新画关键电路，把公式推导一遍，把典型参数算一遍。这一步是为了把“看懂了”变成“能用了”。第三轮，口头讲。找一张白纸或对着屏幕，用自己的话把每个题目讲清楚，讲的时候想象对面坐着面试官，他会从哪个角度追问。
第三轮是最容易被忽略的。很多人刷题刷得很熟，一开口就卡住。原因不是知识不够，而是缺少“组织语言”的训练。口头讲的时候，最好给自己设一个 2 分钟的时间限制：先说结论，再说原理，最后说场景或故障案例。这样练习多了，面试时就不会东拉西扯。
7.2 用 4 层结构组织答案
我推荐的答题结构是四层。第一层，给结论，先说是什么或怎么选。第二层，说原理，用一两句话解释背后的物理或电路逻辑。第三层，给边界，说明在什么条件下成立、什么条件下不成立。第四层，举案例，把自己做过或见过的场景带出来。比如“SPI 和 I2C 哪个更快”这个问题，结论是 SPI 通常更快，原理是 SPI 是全双工、推挽输出，速率不受上拉电阻和总线上拉限制，边界是具体速率还取决于主从设备支持能力和布线长度，案例是板上 Flash 通信我一般选 SPI，速率可以到几十 Mbps 甚至更高，I2C 主要用于低速外设和温度传感器。
这个 4 层结构能帮助你形成稳定输出，也能让面试官感觉到你有工程思维。很多人答题只说结论和原理，恰恰缺少“边界”和“案例”这两层，所以听起来像背书。
7.3 典型答案示例：SPI 比 I2C 为什么快
为了让你更容易理解上面的结构，我拆一个典型例子。问：SPI 为什么比 I2C 快？结论：因为 SPI 是推挽驱动、全双工、无上拉电阻限制。原理：I2C 是开漏输出，需要外部上拉电阻把总线拉高，上拉电阻和总线电容形成 RC 延时，速率越高，RC 时间常数越难满足；且 I2C 有从机地址、应答位等协议开销。边界：SPI 在短距离板内通信时优势明显，但走线过长、负载过重时同样会因信号完整性问题受限；I2C 在长线和多设备场景下仍有优势，因为连线少、地址机制灵活。案例：我做过的一个项目里，MCU 读取 IMU 的寄存器，量 400kHz 的 I2C 波形，边沿已经很缓；后来改用 SPI，时钟拉到 8MHz，波形依然干净。这样回答，结论清楚、原理扎实、边界明显、案例具体。
7.4 错题本和项目复盘
最后一个是复习工具建议。我不建议把 100 题从头到尾抄一遍答案，而是建议做错题本。错题本记录的不是“正确答案”，而是“我当时的错误思路”和“面试官会怎么追问”。比如你之前以为 I2C 上拉电阻越大越好，后来发现太大会导致边沿太缓、速率受限，那就在错题本里写：上拉电阻需要平衡功耗、边沿速率和抗干扰，不是越大越好。再配合一个真实项目或实验记录，后续复盘就非常高效。
如果做真题模拟，也建议每次面完就把追问记录下来。硬件面试的追问点往往比初始问题更有价值，因为这些才是你知识边界所在。坚持一段时间，你会发现 100 题只是一个载体，真正提升的是对硬件系统的整体判断能力。如果你能把 100 题从“背答案”变成“判断问题”，那硬件面试这一关，才算真正稳了。
