多相 BUCK 电源已经进入 FPGA 开发板、通信单板、AI 加速卡和服务器主板的标配供电方案。TI 的 TPS40422、TPS53632、TPS53915 等控制器配合 DrMOS 或分立 MOSFET，把相位管理、电流均衡、PMBus 数字监控集中到一个芯片里。真正让这些芯片发挥性能的，不是原理图上的参数计算，而是 PCB 上每一相功率回路、驱动回路、采样回路和散热路径的物理实现。多相 BUCK 的 PCB 设计不能理解为“把单相 BUCK 复制四份”，如果只做机械复制，很容易出现某相特别热、输出纹波不降反升、负载瞬态响应差等问题。
这是系列文章的第 4 篇，主题是从单相到四相的完整布线过程。前 3 篇如果已经完成了拓扑选择、器件选型和布局思路，这一篇要解决的是把功率级模块拆干净、把关键回路布到正确位置、把四相输出和地平面统一汇流，并在打样前完成可执行的验证。文章会依次讨论多相 BUCK 布线的特殊性、模块划分原则、三类关键信号走线、四相汇流设计、验证手段、常见排错路径，最后给出一份可以直接用于评审的布线检查清单。
1. 多相 BUCK 布线为什么不能照搬单相经验
1.1 多相工作原理对布线的三个约束
多相 BUCK 是多个 BUCK 功率级并联，由同一个控制器输出相位差固定的 PWM 信号交错驱动。四相系统里，四个相位之间相差 90 度，每相电感的脉动电流在输出端叠加后相互抵消，等效开关频率接近单相的四倍。这样带来的直接收益是：输出纹波电流减小、输出电容可以适当缩减、负载瞬态响应更快、热源被分散到多个功率器件上。
但这些收益全部依赖一个前提：四个功率级在物理尺寸、寄生参数、走线阻抗上保持一致。只要某一相的电感位置明显偏离、输入电容离 MOSFET 更远、输出汇流路径比其他相长，该相的交流电流就会和其他相不一致。控制器虽然能通过电流采样做闭环均衡，但 PCB 布线造成的系统性差异无法被完全补偿，最终表现为某相温升偏高、电感啸叫、纹波变大。
所以多相布线的第一原则不是“抄单相”，而是“重新做对称”。
1.2 单相验证阶段的成果如何复用
从单相验证过渡到四相，正确的复用范围是功率级设计规则，而不是整块板子。单相调试中已经确认过的输入电容容值、高频电容位置、SW 铜皮尺寸、电感方向和输出电容数量，这些规则可以继续沿用。真正要重新设计的，是这些元件相对控制器和输出汇流点的空间关系。
常见的错误做法是：先在板子左上角把单相 BUCK 布通，然后通过 EDA 的复制功能把包括控制器周边电路在内的整块区域复制三份。这样复制出的控制器、环路补偿网络、反馈分压电阻会出现三组重复位号，网络连接混乱，后续修改原理图时极其痛苦。正确做法是在原理图阶段就把“功率级子电路”定义成模块，只对功率级部分做模块复用。
1.3 四相布线与单相布线的差异对照
| 设计对象 | 单相 BUCK | 四相 BUCK |
|---|---|---|
| 输入电容 | 一组即可，位置灵活 | 每相必须有本地高频电容 |
| 输出电容 | 集中在负载点 | 分为每相本地电容和负载 bulk 电容 |
| 控制器位置 | 靠近功率级即可 | 必须能等长引出 PWM 和采样线 |
| 反馈采样 | 就近取输出点 | 必须从负载点远端 Kelvin 采样 |
| 地平面 | 可以局部铺铜 | 需要完整功率地平面并考虑散热过孔 |
| 散热 | 单点散热 | 多相热叠加，间距和过孔阵列要核算 |
| 相位同步 | 无 | 四相 PWM 布线要短直且参考平面连续 |
2. 模块划分与布局：先拆功率级，再看控制器
2.1 每一相固定复用的元件清单
四相 BUCK 中，不是所有元件都复制四份。必须每相独立的部分包括：
- 上管和下管，或 DrMOS 功率模块
- 输入高频陶瓷电容
- 电感
- 该相的输出高频电容
- 自举电容和自举限流电阻
- 电流采样网络（DCR 采样电阻电容，或采样电阻）
- 栅极驱动电阻
这些元件组成一个完整的功率级单元。用 Allegro 的 Module Reuse、Altium Designer 的 Room 复制或 PADS 的 Reuse 功能，可以把这个单元批量放置四次。批量放置之前，必须确认源模块内的布局布线已经符合数据手册的参考设计，否则复制只是在放大错误。
2.2 控制器周边属于全局电路，不能复制
控制器、环路补偿、PMBus 地址配置电阻、基准旁路电容、反馈分压电阻、频率和软启动设置电阻，这些只出现一次，属于全局电路。四相控制器通常有 PWM1 到 PWM4 输出、多路电流采样输入和相位指示引脚，每一路 PWM 信号要等长走向对应的功率级驱动器，电流采样差分对也要保持等长。
这里要特别注意：控制器周围的小信号网络区域，必须和功率级区域保持足够距离。不要让 PWM 走线和反馈走线从 SW 铜皮下方穿过，也不要在 MOSFET 栅极驱动走线旁边长距离并行。
2.3 一字排开与田字排布的选型
四相功率级的空间布局通常有两种形态。
一字排开适合板宽充裕的电源砖或扩展卡。四个功率级沿控制器一侧线性排列，每相到输出汇流点的距离接近，缺点是输出汇流铜皮会被拉长，需要多层并联降低阻抗。田字排布适合正方形布局，四个功率级围绕中心汇流点，电源路径更紧凑，但中间位置的两个功率级散热条件较差，需要额外过孔阵列导热。
对于 100A 级别、每相 25A 的常见 TI 方案，DrMOS 是更稳妥的选择。DrMOS 集成了驱动和高低边 MOSFET，外部分立元件少，布线难度低，但输入电容依然要贴近 DrMOS 的 VIN 引脚和 PGND 引脚，高频回路的面积不能因为“模块集成度高”就放松控制。
2.4 布局阶段就要核对散热方向
块状功率器件如 5×5mm 封装的 DrMOS，热量主要从底部大焊盘传导到 PCB。数据手册的推荐焊盘图形里通常包含散热过孔阵列，孔径、间距、焊盘直径都有建议值。四相布局时，相邻两个 DrMOS 如果距离过近，热量会互相叠加，建议保留至少 4mm 间距，并让每个功率级下方都有独立的散热过孔区域。最终间距以热仿真和对流条件为准，不要在布局阶段就把回流焊区域挤满。
3. 三类关键信号走线：功率、驱动、采样必须分开处理
3.1 输入电容到 MOSFET 的高频功率回路
输入回路是 BUCK 布线最优先处理的对象。上管导通时，能量从输入电容经上管流向电感；上管关断时，电感电流经下管续流。输入电容、上管、下管之间的环路在每个开关周期内都有大电流脉动，环路寄生电感越大，SW 节点的电压尖峰越高，EMI 越差。
多相 BUCK 中，每个功率级都要有自己的输入高频电容。不要把四相共用的一组输入电容放在板子某一端，然后让四路功率级各自拉长线取电。这种做法的直接后果是高相电流下输入电压纹波加大，甚至触发控制器欠压保护。
布线建议：输入高频电容的正端通过短而宽的铜皮接到上管漏极或 DrMOS 的 VIN 引脚，负端通过过孔直接落入功率地平面，或通过同层短铜皮接到下管源极。输入电容地端与 MOSFET 源极之间不允许穿插其他网络走线，这个区域的铜皮和过孔都不能被小信号借用。
3.2 SW 节点：根据相电流决定铜皮面积
SW 节点是上管源极、下管漏极、电感三者的交汇点，电压在输入电压与地之间高速跳变。它是 PCB 上寄生参数最敏感的区域，也最容易成为 EMI 发射源。
SW 铜皮的设计要满足两个条件：一是截面积能承载相电流的 RMS 值，二是不形成大面积辐射天线。实际项目中，SW 铜皮尺寸通常在器件封装允许的范围内保持紧凑，不要为了“看起来更粗”而拉出一片大铜皮。SW 下方不能走反馈线、电流采样线、时钟线。如果必须换层，换层过孔旁边一定要有配套地过孔，保证返回电流路径连续。
针对热词中常被问到的“DCDC 的 SW 可以换层吗”这个问题，结论是：可以换层，但每处换层都要有完整参考平面和相邻地过孔，并且 SW 换层后尽量避免再次跳回原层，减少回路面积突变。批量设计时，最好在约束规则里把 SW 网络单独建类，设置比普通信号更大的间距。
3.3 电感方向与输出本地电容
四相输出电流从四个电感流向负载，四路电流的汇合质量决定输出纹波。布局上应让四个电感方向一致，或围绕输出汇流点中心对称。每一相的电感输出端到公共汇流铜皮的距离要尽量相同，否则输出电容上的纹波电流分配不均。
输出电容一般分两层布置。靠近每个电感输出端的本地高频电容负责吸收该相的高频纹波，位置靠近电感输出焊盘。靠近负载端的 bulk 电容负责提供瞬态能量，铺设在负载连接器或核心电源引脚附近。本地高频电容地端要直接落入功率地平面，不能和使用小信号地的电容混接。
3.4 反馈采样必须做远端 Kelvin 连接
输出电压反馈走线是四相 BUCK 中最容易出错的小信号。几十安培负载下，输出铜皮本身的直流压降可能达到几十毫伏，如果反馈线直接从电源板的输出电容处拉回，控制器采样到的并不是负载端的实际电压，重载时输出电压会偏低，轻载时会偏高。
推荐做法是把反馈线引到负载点的远端采样焊盘，用一对差分走线回到控制器。正端接 VSENSE+，负端接 VSENSE-，走线尽量等长、平行，并保证参考平面连续。不要在 MOSFET 下方、电感下方或 SW 铜皮旁边走这根线。采样走线宽度可以放细，但要避免过长，超过控制器数据手册建议长度时，可以在源端串联小电阻配合滤波电容。
3.5 栅极驱动与自举电容
分立 MOSFET 方案中，PWM 信号从控制器到驱动器，再由驱动器输出高边和低边栅极信号。栅极驱动走线要短而粗，并与自举电容配合。自举电容承担高边栅极驱动电能的补充，它必须紧靠驱动器的 BST 引脚和 SW 引脚，否则高边栅极电压建立不足，上管开关损耗增大，严重时上管无法完全导通。
DrMOS 方案虽然把驱动和功率管封装在一起，但 PWM 输入走线依然要干净。PWM 信号不要和 SW、电源走线长距离平行，如果板层允许，在 PWM 走线两侧铺地孔墙。驱动走线参考平面必须连续，换层点附近要有地过孔。
4. 四相汇流与地平面：输出路径、过孔阵列、散热统一设计
4.1 输出汇流铜皮的设计思路
四相输出的目标是让四路电流以尽量一致的阻抗到达负载点。一种常见做法是在负载端做一条粗的输出母线，通过外层 2oz 铜皮和内层电源平面并联，母线宽度按总输出电流的 RMS 值计算。每个电感的输出焊盘通过多个过孔接入这条母线，过孔数量要按该相 RMS 电流核算，不能只按直流平均电流估算。
高频纹波电流倾向于走阻抗最低的路径，因此本层短而粗的连接优于长距离过孔跳层。不要为了“看起来整齐”让每相都先跳两层铜皮再汇流，这会增加路径阻抗差异。
4.2 功率地平面与散热过孔
四相 BUCK 的地平面要分成功率地（PGND）和模拟地（AGND），在控制器指定的单点位置连接。功率地平面承担开关电流返回和热量传导两个任务，内层至少保留一层完整的 PGND，不被信号走线分割。
每个功率级下方都要布置散热过孔阵列，器件底部大焊盘通过过孔直接把热量导入内层地平面。过孔孔径、间距、焊盘直径按数据手册推荐值设置，常见参数是 0.3mm 孔径、0.6mm 焊盘、1.0mm 间距。散热过孔不是越多越好，过密会导致回流焊时焊盘上的焊锡被拉进过孔，出现少锡虚焊。量产项目建议使用阻焊开窗过孔或树脂填充过孔，同时满足 DFM 检查。
4.3 过孔载流估算与层叠选择
过孔载流能力取决于孔径、成品铜厚、过孔长度和允许温升。经验上，1oz 内层铜厚、0.25mm 到 0.3mm 孔径的过孔，在 20℃ 温升时可以按 1A 到 1.5A 估算。这个值只能用于初步计算，正式项目要参考 PCB 厂的过孔载流曲线或做仿真确认。
层叠设计上，四相 BUCK 至少需要四层板：顶层放置功率器件，第二层为完整 GND，第三层走控制信号和部分电源，底层辅助汇流和散热。如果总电流超过 80A，建议把功率相关层铜厚提高到 2oz，并增加电源/地平面层数。盲埋孔在四相 BUCK 中不是必需品，常规通孔配合合理打孔阵列就能满足要求，引入盲埋孔会显著增加成本，只有空间确实受限时才考虑。
5. 验证手段：DRC、仿真、实测三个层次
5.1 布线完成后的 DRC 重点
四相 BUCK 的 DRC 检查不能只跑短路和开路，要专门为电源网络建立约束规则：
- SW 网络与反馈、时钟、I2C 等敏感网络的间距单独设置
- 高压侧与低压侧之间的爬电间距满足安规要求
- 差分对等长约束完整覆盖反馈和采样网络
- 过孔到焊盘、过孔到铜皮的间距满足 PCB 厂工艺能力
在 Allegro 或 Altium 中可以按网络类分别设置间距规则，把 POWR、SW、SENSE、PWM 分成不同类别，避免自动布线或后期修改把敏感走线挪到禁布区域。
5.2 打样前的仿真预判
PCB 完成布线后，可以提取关键回路参数做简单评估。TI 的 Power Stage Designer 和 WEBENCH 适合验证环路补偿参数，但 PCB 层面的输入回路电感、输出到负载的直流电阻，需要从层叠和铜皮参数估算，或者用 SI/PI 工具仿真。
至少检查两个指标：输入高频回路面积是否做到最小，输出功率路径从电感焊盘到负载点的直流电阻是否满足压降预算。比如 100A 输出、要求 10mV 以内压降时，总回路电阻不能超过 0.1mΩ，这意味着输出路径需要很大面积的铜皮并联，单靠顶层 1oz 铜皮根本做不到。
5.3 首次上电实测顺序
打样回来的板子按以下顺序测试：
- 万用表确认输入对地、输出对地、VIN 对 SW 之间无短路。
- 使用电子负载，先设小电流 1A 到 5A 空载启动，观察是否正常输出。
- 示波器探头使用短地弹簧，避免地线过长引入振铃，分别测四个 SW 节点波形，确认相位差为 90 度。
- 用电流探头逐个测量各相电感电流，确认每相幅值接近。
- 逐步加负载到额定值，记录输入纹波、输出纹波、各 MOS/DrMOS 温度和 SW 尖峰电压。
- 如果某相电流明显偏大，优先检查该相采样网络、驱动电阻和电感感值，不要先改控制器的均流寄存器。
6. 常见问题与排查路径
6.1 问题速查表
| 问题现象 | 常见原因 | 检查方式 | 处理建议 |
|---|---|---|---|
| 某相 MOS 明显比其他相热 | 布局不对称、驱动走线过长、采样偏差 | 电流探头逐相测电感电流，红外测温 | 优化该相输入电容位置，核对采样差分线等长 |
| SW 尖峰过高 | 输入电容离 MOSFET 远，高频回路偏大 | 示波器测 SW 对地波形，对比各相 | 缩小输入电容到 MOSFET 环路，增加高频陶瓷电容 |
| 输出纹波几乎等于单相 | 相位没有真正错开，或汇流阻抗不一致 | 检查四相 SW 相位差，检查输出汇流铜皮位置 | 确认相移为 90 度，重新分配输出电容 |
| 带载后输出电压偏低 | 反馈采样点取在电源板内部，未做远端采样 | 检查 VSENSE 走线端点位置 | 改为负载点 Kelvin 采样，避免走线经过 SW 区域 |
| 启动时某相电流突增 | 相位使能顺序异常，或该相电感饱和 | 观察启动过程各相电流波形 | 检查软启动配置和相位 mask 寄存器 |
| 自举电容过热或损坏 | 自举电容离 BST/SW 引脚远 | 查看该相驱动波形和温度 | 把自举电容紧贴驱动器引脚，减少 SW 换层 |
6.2 从纹波偏大反推问题链路
如果四相 BUCK 加负载后纹波偏大，先不要怀疑控制环路，按功率链路排查：
- 确认四个 SW 节点相位差是 90 度，而不是所有相位同相。
- 电流探头看每相电流波形，判断是否有一相缺失或幅值异常。
- 检查每个功率级输入电容是否在位，是否靠近功率管。
- 观察 SW 波形，确认振铃频率是否异常偏高，判断回路电感是否过大。
- 检查输出电容位置和数量，确认本地高频电容确实靠近电感输出端。
- 最后再检查反馈采样线是否被干扰。
这个顺序符合“先功率级、后控制级”的原则。多数多相电源问题出在功率级的物理实现，而不是环路参数。
7. 四相 BUCK 布线检查清单与扩展建议
7.1 发板前逐项确认的清单
- [ ] 每个功率级的输入高频电容数量和位置满足要求，地过孔直接连接 PGND
- [ ] 四个功率级布局对称，电感到输出汇流点的路径长度接近
- [ ] SW 铜皮尺寸合适，未覆盖反馈、PWM、采样等敏感信号
- [ ] 反馈采样从负载点引出，采用远端 Kelvin 差分走线
- [ ] PWM 驱动走线短直，无长距离平行于功率线
- [ ] 输出汇流铜皮和过孔阵列按每相 RMS 电流核算
- [ ] PGND 与 AGND 在控制器指定点单点连接
- [ ] 散热过孔阵列符合数据手册推荐值，且 DFM 检查通过
- [ ] DRC 中 SW、SENSE、PWM 网络有独立间距规则
- [ ] 网表对比和制造文件检查全部通过
7.2 从四相扩展到六相、八相
后续项目如果扩展到六相或八相，模块划分思路不变，但汇流铜皮、过孔阵列、控制器相位引脚分配都要重新核算。相数越多，热叠加和走线拥挤问题越突出，DrMOS 方案的优势更明显，建议在布局阶段增加热仿真。对初学者来说，先把四相跑通并理解每相功率级的关键回路，比直接挑战八相更有价值。
7.3 下一篇的衔接方向
四相布线完成之后，下一步通常进入可制造性检查和生产验证环节。建议提前准备 PCB 层叠文件、阻抗要求、过孔填铜要求，并和 PCB 厂确认内层铜厚和表面处理工艺。实际调试中记录的 SW 波形、温度数据和纹波数据，应该回填到设计规则里，作为下一版优化的依据。多相 BUCK 的电源性能不是控制器单方面决定的，PCB 上的每一处回路面积、过孔数量和铜皮宽度，都会直接影响最终交付质量。
