DDCA 这门课我从学生时代啃到工作后用，第三课时序逻辑是整本书的分水岭。前两课的组合逻辑再厉害，输出也只看当前输入，说白了电路没有“记性”。到第三课，时钟一进来，触发器一拍一拍地存状态，计算机里那些能干活的电路才真正立起来。这篇文章我按自己理解的 DDCA 第三课主线来展开：先讲为什么需要时序逻辑，再把锁存器、触发器、寄存器这些核心概念拆开揉碎，之后用 SystemVerilog 实际写几个时序电路，最后聊聊状态机设计和仿真排查时最容易踩的坑。不管你是刚学数字设计，还是正在补体系结构的基础，这篇应该都能帮你把时序逻辑这条线串起来。
1. 为什么数字电路必须要有时序逻辑
1.1 组合逻辑解决不了“记忆”问题
前两课里我们搭的加法器、多路选择器、译码器，输入一变输出马上变，这叫组合逻辑。组合逻辑确实快，但它有个致命短板：它不记得任何历史。你给它一个 1，它输出一个结果，你把这个 1 撤走，输出立刻没了，仿佛一切都没发生过。
可真实世界的计算根本不是这么回事。程序计数器要记得下一条指令在哪，寄存器堆要保存中间计算结果，CPU 要记得当前执行到哪条流水线阶段，网络缓冲区要留住一帧还没处理完的报文。这些东西全要求电路具备“记忆”能力。而记忆的本质，就是把某个时刻的状态锁住，让它在下一次需要更新之前保持不变。
时序逻辑就是为这个而生的。它的核心套路是：用时钟作为全局节拍，在每个时钟沿把输入采样进来，存入存储单元，输出的变化就发生在时钟沿这个瞬间，其他时间输出保持稳定。这样一来，电路就能按节拍一步一步往前走，一步一个脚印，也就有了“状态”的概念。
1.2 从“算得块”到“走得稳”的设计观转变
学组合逻辑的时候，关注的是延迟有多大、用了多少门、能不能化简。到了时序逻辑，关注点变成了另一套：时钟频率能跑多高、触发器之间能不能满足建立时间、状态转移对不对、复位能不能可靠地回到初态。这套关注点的转变，我称之为“从算得快到走得稳”。
为什么这么说？因为时序逻辑把整个系统切成了一个个小的组合逻辑块，块与块之间用触发器隔开。时钟沿一到，所有触发器同时锁存新值，然后组合逻辑开始计算，算完结果在下一个时钟沿再次被锁存。整个设计能不能正常工作，取决于两件事：组合逻辑的运算时间必须小于一个时钟周期；数据在时钟沿前后必须稳定够长的时间，满足触发器的建立时间和保持时间。这就像接力赛跑，前一棒必须把接力棒稳稳交到后一棒手里，交早了不行，交晚了更不行。
第三课把时序逻辑讲透，后面学寄存器文件、ALU、存储器、流水线 CPU 的时候才会顺。很多同学学到第五六课突然开始看不懂，回头一查，基本都是第三课里触发器、建立时间、状态机这些概念没真正吃透，基础没打牢，后面全是空中楼阁。
2. DDCA 第三课的几个核心概念，逐个拆开说
2.1 锁存器和触发器：电平敏感与边沿敏感的差异
锁存器和触发器都是存储元件，但工作方式完全不同。锁存器对电平敏感，使能信号有效时输出跟随输入，使能信号无效时输出锁存；触发器对边沿敏感，只在时钟上升沿或者下降沿的那一刻采样输入，其余时间输出完全不受输入影响。
DDCA 里花了不小篇幅讲这两者的区别，我认为这是第三课最重要的概念分岔口。为什么这么说？因为工程上几乎只推荐用触发器，锁存器在可综合的数字设计中是尽量要避免的。原因很直接：锁存器的透明窗口太随意，容易产生毛刺，而且时序分析困难；触发器只有沿触发这一个瞬间采样，时序关系清清楚楚，建立时间和保持时间一算就知道能不能收敛。
实际动手的时候，尽量不要自己写锁存器，综合工具在某些情况下会自动推断出锁存器，这往往意味着代码风格有问题，比如在 always_comb 块中某个分支漏写了赋值。看到综合报告里出现 latch 警告，第一反应应该是检查代码，而不是觉得“有个锁存器也不错”。我在实际项目里，凡是出现 latch 地方，八九成都是写漏了 else 分支。
2.2 D 触发器：最常用的存储单元，为什么是它
触发器家族里有 SR、JK、D、T 好几种，DDCA 里重点讲 D 触发器，因为它是现代数字设计事实上的标准存储单元。原因不复杂：D 触发器输入只有一个 D，当时钟沿到来时，Q 无条件更新为 D 的值，规则极其简单，没有 SR 触发器那种“S 和 R 同时为 1 是非法输入”的麻烦，也没有 JK 触发器那种需要背功能表的负担。
D 触发器的行为描述起来就一句话：Q <= D，而且只在时钟沿更新。这个简单特性让它特别适合放在组合逻辑块之间当“关卡”。你用任何 HDL 写时序逻辑，最后综合出来的存储元件基本都是 D 触发器。FPGA 中每个逻辑单元里也内建了 D 触发器，想避开都用不掉。
D 触发器还有一个重要特性是采样瞬间对数据稳定性的要求，前面提到过，这里再展开说：时钟沿到来之前，数据需要提前 Tsetup 时间稳定下来，这叫建立时间；时钟沿到来之后，数据还需要继续保持 Thold 时间不变，这叫保持时间。如果这两个条件不满足，触发器输出可能进入亚稳态，也就是既不是 0 也不是 1，甚至振荡不定。第三课反复强调这两个参数，是因为它们直接决定了最高工作频率的上限，也决定了跨时钟域设计要如何处理。
2.3 寄存器：多个触发器打包干活
单个触发器只能存 1 比特，一组触发器放在一起共享时钟和复位，就能同时锁存多位数据，这就是寄存器。比如一个 32 位的寄存器，内部就是 32 个 D 触发器并行，时钟沿一到，32 个 D 输入同时被打进各自触发器里。
寄存器在数字电路里到处都是：指令寄存器、状态寄存器、通用寄存器、流水线寄存器。DDCA 第三课讲寄存器，其实是在为后面讲寄存器文件和 CPU 数据通路做铺垫。你写 HDL 时，无论用一个logic [31:0]还是定义一堆单 bit 信号，只要放进always_ff块里更新，综合出来就是一组触发器。
写寄存器的时候有个细节要养成习惯：所有寄存器都复位到一个已知状态。否则上电以后寄存器里可能是随机值，状态机可能跑到“黑洞”状态，导致整个系统卡死。复位方式有同步复位和异步复位之分，后面我会专门写。
2.4 同步时序逻辑的设计原则
DDCA 第三课反复强调“同步时序逻辑”，这个词组值得好好理解。同步的意思是：所有触发器共享同一个时钟，每个时钟沿大家都在同一时刻更新；不同步的电路叫异步逻辑，处理起来就麻烦得多。
同步设计的好处是可以用一个统一的时序尺度去分析整套电路。时钟周期定了，你只需要确保每个触发器之间的组合逻辑路径延迟小于周期减去建立时间即可，其余的事情都可以交给工具。而异步逻辑没有统一时钟，信号到达的时间可能千差万别，分析复杂且容易出问题。
所以我一直和新手强调：能写同步逻辑就写同步逻辑，跨时钟域时再使用专用的同步器或者异步 FIFO 来处理，不要试图在一个 always 块里混两个时钟，更不要用组合逻辑产生时钟去驱动其他寄存器。那样做会把系统的时序收敛变成一个噩梦。
3. SystemVerilog 动手写时序逻辑：从计数器到序列检测器
3.1 计数器：时序逻辑的 Hello World
计数器是时序逻辑里最经典的入门例子，也是实际工程里用得最多的模块之一。分频、定时、统计、生成地址，全都要计数。我先写一个带同步使能和异步复位的 4 位计数器：
module counter_4bit #( parameter N = 4 ) ( input logic clk, input logic rst_n, input logic en, output logic [N-1:0] q ); always_ff @(posedge clk or negedge rst_n) begin if (!rst_n) q <= '0; else if (en) q <= q + 1'b1; end endmodule这个代码里有几个关键点：always_ff是 SystemVerilog 里专门用来描述时序逻辑的过程块；@(posedge clk or negedge rst_n)表示在时钟上升沿或者复位下降沿触发；rst_n是低电平有效的异步复位端点。写法上有几个容易踩坑的地方，我和大家详细说说。
3.2 非阻塞赋值到底为什么非用不可
上面的计数器里，我用的是<=非阻塞赋值。这是时序逻辑 HDL 的绝对底线规则。非阻塞赋值的语义是：右侧表达式的值先计算，但不会立即更新到左侧变量，而是放到一个“待更新事件”里，等到当前时间步结束时统一赋值。这样写出来的结果就是，一个 always_ff 块里的所有寄存器，在看到的值都是时钟沿“之前”的旧值，更新行为就像一组真正的 D 触发器同时动作。
如果换成=阻塞赋值，赋值会立即生效，后面的语句马上就能看到新值，这就破坏了“同一时钟沿所有触发器同时更新”的语义，仿真结果会和实际硬件行为不一致。举个最简单的例子：两个寄存器做互传信号，a = b; b = a;在阻塞赋值下两个变量都变成 b 的旧值，这在硬件上根本不可能发生；用非阻塞赋值a <= b; b <= a;才能正确实现互换。
我知道很多同学一开始总是记不住这个规则，我当时的笨办法是：只要在 always_ff 里看到寄存器赋值，就条件反射写<=，写完再回头检查为什么合法、为什么必须这样。这个习惯后来一直带到了现在写 RTL。
3.3 同步复位与异步复位的区别，代码怎么看
计数器代码里用的是异步复位：or negedge rst_n出现在敏感列表里，意味着复位信号一变，触发器就立刻被复位，不需要等时钟沿。如果只写always_ff @(posedge clk)，复位信号放在 if 里判断，那就是同步复位：只有时钟沿到来时，复位条件才被检查。
两格比较一下：
// 异步复位 always_ff @(posedge clk or negedge rst_n) begin if (!rst_n) q <= '0; else ... end // 同步复位 always_ff @(posedge clk) begin if (!rst_n) q <= '0; else ... end从代码上看差别只在敏感列表，但实际行为差别很大。异步复位的好处是复位响应快，不受时钟限制，适合在系统上电时快速把电路拉回初始状态；缺点是对复位信号的毛刺很敏感，容易误复位。同步复位更干净，能够滤掉毛刺，但必须保证复位信号足够宽，至少要超过一个时钟周期，不然可能漏采。
工程上常见做法是：用异步复位做全局上电复位，在复位释放时做同步释放处理，兼顾快速上电和去除毛刺两个目标。不过作为第三课的学习重点，你先把这两种写法都能看懂、能自己写出来，就足够了。
3.4 移位寄存器：体会数据的“打拍”流动
移位寄存器是另一个很有教学意义的时序电路。它是把一串触发器串联，每个时钟沿，数据从上一个触发器流到下一个，就像一排人传话，每拍传一格。
module shift_reg #( parameter W = 8 ) ( input logic clk, input logic rst_n, input logic sin, output logic sout ); logic [W-1:0] regs; always_ff @(posedge clk or negedge rst_n) begin if (!rst_n) regs <= '0; else regs <= {regs[W-2:0], sin}; end assign sout = regs[W-1]; endmodule这个模块做的事很直白：每个时钟沿，把低 W-1 位整体往高位移一位，新的 sin 数据填进最低位，最高位输出出去。你可以把它理解成数据的延迟线——输入从进去到出来，经历了 W 个时钟周期。
移位寄存器在信号处理、串并转换、流水线打拍这些场景里特别常用。比如在跨时钟域同步器里，最常见的做法就是两个触发器串联打两拍，本质就是一个 2 位移位寄存器。我经常用这种思路给新手解释为什么跨时钟域要打拍：不是随便打两拍，而是要让亚稳态在不引发错误传播的前提下有足够时间稳定下来。
4. 状态机设计实操：状态转移表、编码风格与三段式写法
4.1 从状态转移图到可综合代码
有限状态机是第三课的重头戏。DDCA 里给出了非常标准的设计流程：先根据需求画状态转移图，然后整理成状态转移表，确定状态编码，最后把状态机用 HDL 写出来。这个流程任何时候都不要跳步，尤其在状态比较多的情况下，先画图再写码能省大量调试时间。
画状态转移图的时候，每个状态看成一个节点，每条转移边标上输入条件和输出。我先用一个例子走一遍：设计一个检测输入序列 101 的 Moore 型状态机，要求重叠检测。所谓重叠，就是说输入序列 10101 时，应该在出现 101 和出现第二个重叠的 101 时各输出一次。
状态分 4 个：
- S0：还没有匹配到任何有效前缀
- S1：已经匹配到前缀 1
- S2：已经匹配到前缀 10
- S3：已经匹配到完整序列 101，输出 1
转移关系这样定：S0 遇到 1 进 S1，遇到 0 留在 S0；S1 遇到 1 继续留在 S1，遇到 0 进 S2；S2 遇到 1 进 S3，遇到 0 回 S0；S3 遇到 1 回 S1，遇到 0 回 S0。这里要注意 S3 收到 1 时回 S1，是因为“101”后面这个 1 可以当作下一个序列的起始 1，实现重叠检测。
4.2 状态编码方式：二进制码、独热码和格雷码的选择
状态编码是状态机设计里一个实际优化问题。常见方式有二进制编码、独热码和格雷码。
二进制编码就是给状态依次分配连续整数的二进制值，状态数少的时候最省触发器，比如 4 个状态用 2 bit 就够。缺点是相邻转换时可能有多位同时翻转，组合逻辑稍复杂。独热码是每个状态用单独一个 bit，状态数是多少就需要多少 bit，4 个状态就是 4 bit，但任意时刻只有一个 bit 为 1。独热码的优点是次态逻辑特别简单，常常不需要译码，速度更快，代价是浪费触发器。格雷码是相邻状态间只有一位变化，适合连续递增递减的状态机，能减少毛刺，但状态分布不规则。
在 FPGA 里，触发器资源相对充裕，很多设计喜欢用独热码；在 ASIC 里，面积敏感，更多用二进制编码。DDCA 第三课对这部分涉及不算太深，但作为从业者，这个取舍你是早晚要面对的。我的建议是：状态少且逻辑复杂时，优先独热码；状态多而转移规律时，优先二进制；涉及连续计数且对噪声敏感的场合，再考虑格雷码。
4.3 两段式状态机代码示例
我习惯用两段式写状态机：第一段时序逻辑负责状态寄存器的更新，第二段组合逻辑负责计算次态和输出。这里的 101 检测器可以这样实现：
module seq_detector ( input logic clk, input logic rst_n, input logic x, output logic z ); typedef enum logic [1:0] {S0, S1, S2, S3} state_t; state_t state, next_state; // 第一段：状态寄存器 always_ff @(posedge clk or negedge rst_n) begin if (!rst_n) state <= S0; else state <= next_state; end // 第二段：次态组合逻辑 always_comb begin unique case (state) S0: next_state = x ? S1 : S0; S1: next_state = x ? S1 : S2; S2: next_state = x ? S3 : S0; S3: next_state = x ? S1 : S0; default: next_state = S0; endcase end // Moore 型输出只由当前状态决定 assign z = (state == S3); endmodule两段式的好处是时序逻辑和组合逻辑分得清楚，状态转移的意图一目了然。次态逻辑用always_comb和unique case，综合工具能检查是否有并列分支冲突。输出直接 assign 组合逻辑，适合 Moore 型状态机。如果是 Mealy 型状态机，输出还依赖当前输入，那就需要把输入也感知进去，实现时要多留意时序上会不会产生毛刺。
4.4 Moore 与 Mealy 状态机的取舍
DDCA 第三课一定会对比 Moore 机和 Mealy 机。Moore 机的输出只和当前状态有关，好处是输出稳定，在一个完整周期内不会因输入跳变而抖动；缺点是同样功能往往需要更多状态，实时性略差。Mealy 机的输出不但看状态还看输入，可以用更少的状态完成同样任务，而且对输入的反应更及时，但组合逻辑输出容易产生毛刺。
实际工程里怎么选？我的经验是：需要稳定输出、不会因为组合逻辑竞争冒险影响后续电路时，优先 Moore；需要快速响应输入、状态数敏感时，考虑 Mealy，但输出最好用寄存器打一拍再用，也就是“寄存器输出”的技巧，能有效去除组合毛刺。这个思路写代码时可以在状态机之外再加一个 always_ff 块对输出打拍，代价是多一个周期的延迟，但可靠性提升很明显。
5. 时序电路常见问题与排查技巧实录
5.1 仿真器里全是 X，寄存器没复位
这是新手最容易遇到的情况。代码写好了，仿真一跑，q 信号从头到尾都是红色的 X，逻辑跟死了一样。原因十有八九是寄存器没有复位或者复位写法有问题。X 意味着未知值，综合成电路后对应寄存器上电不确定的实际状态。
排查方法很直接：查每个 always_ff 块最前面有没有复位逻辑；查复位信号有没有正确连到模块端口；查激励文件里复位有没有被拉低再拉高。如果代码里用了异步复位，别忘了在仿真时序模型里复位信号需要足够宽，而且最好在时钟沿附近远离建立保持时间窗口的位置释放，仿真结果才稳定。
我遇到过一种很隐蔽的情况：复位信号本身在顶层是好的，但内部模块在例化时忘记接rst_n，仿真器默认给悬空输入一个高阻 Z，复位永远无效，于是整个模块都是 X。这种问题用波形里查模块实例端口有没有连接，一查一个准。
5.2 阻塞赋值和非阻塞赋值混用，仿真结果和预期不一致
混用阻塞和非阻塞赋值是时序仿真里最经典的坑。比如在同一个 always_ff 块里，对同一个信号先阻塞赋值再非阻塞赋值，或者两个信号分别用不同赋值方式，很容易导致仿真行为不可预测，而综合出来的网表可能和你仿真时看到的完全是两回事。
这里有一个通用规则：always_ff 的时序逻辑块里，所有寄存器赋值全部用非阻塞；always_comb 的组合逻辑块里，全部用阻塞。规则简单到不需要动脑，按这个来，绝大多数赋值相关的仿真问题都不会出现。如果非要在时序逻辑里写阻塞赋值，请务必在代码注释里写明意图，但说实话，我很少看到合法需要这么做的场景。
5.3 建立时间和保持时间不够，系统跑起来偶尔出错
时序收敛问题是时序逻辑进阶阶段绕不开的坎。一个系统功能仿真完全正确，但上了板或者在高速场景下就是偶尔出错，时间随机，复现困难，这种时候往往就是时序问题。
建立时间不够，通常是因为某个组合逻辑路径太长，延迟超过了一个时钟周期。解决思路是：把组合逻辑拆分插寄存器，也就是流水线化；或者降低时钟频率；或者优化组合逻辑深度。保持时间不够，通常是因为触发器之间的路径太短，数据变化太快，常见于移位寄存器、并联接口等场景，解决手段往往不是插寄存器，而是调整综合约束和布局。实际项目中，建立时间违例比保持时间违例更常见，因为大多数设计是性能受限的。
DDCA 第三课讲的时序参数公式很简单：最快时钟周期大于等于触发器延迟、组合逻辑延迟和建立时间的总和。这个公式千万别觉得只是考试用，很多系统跑不起来的根因，都可以从它推导出来。
5.4 亚稳态和跨时钟域处理，最好从第三课就建立意识
亚稳态是时序逻辑的“物理诅咒”。当触发器的建立时间或者保持时间被违反时，输出可能停留在既不是 0 也不是 1 的中间态，并且这个状态会向下游传播，可能导致一系列逻辑错误。在单时钟域同步设计里，只要时序约束正确，亚稳态理论上不会出现；但一旦涉及跨时钟域，亚稳态就成了必然要考虑的问题，因为另一个时钟域的信号边沿和本地时钟沿的关系是随机的，总有概率落在建立保持窗口内。
后面课程讲异步 FIFO、握手协议、脉冲同步器时都会回到这里。我现在想提前强调一个习惯：在写时序逻辑前，先问自己这个信号是不是从别的时钟域进来的，如果是，就要先用两级触发器同步或者走异步 FIFO，不要直接接进 always_ff。这个意识越早建立，后面踩的坑越少。
5.5 仿真工具和波形排查的基本操作思路
最后给新手一个非常实用的排查流程。时序逻辑出问题，最好的工具不是盯代码，而是看波形。我平时的节奏是：代码写完，先跑功能仿真，然后把内部关键信号全部拉出来看。看波形时重点看三样东西：时钟沿和数据变化是否能对上；状态机的 state 变量是否按预期转移；控制信号使能是否在正确周期有效。
用开源工具的组合是 iverilog 加 GTKWave，写 SystemVerilog 的也可以用 Verilator 跑仿真或者用它转 C++ 做快速验证。如果仿真能跑但结果不对，建议一行行单步看每个 always_ff 块里各寄存器的旧值和新值。时序逻辑的调试本质上就是在时间轴上对表，对不上的地方，就是问题所在。
从第三课往后，数字设计的学习重心就渐渐从“搭电路”转向“管理时间”。组合逻辑管的是逻辑正确，时序逻辑管的是节拍正确。很多同学学到这里会觉得抽象，我觉得最好的办法就是多动手、多画波形图，把 D 触发器的特性真正变成直觉。等到后面学到流水线 CPU，你会发现所有复杂的架构设计，本质上都是在做时序逻辑的排列组合，那时候你会感谢当年把第三课啃透的自己。
