FPGA图像处理这一路，绕不开一个门槛：怎么把一路标准的HDMI视频信号接进来，再想办法送出去。之前我在《黑金云课堂》的FPGA基础课上，就用AX7A035带着大家做了一次HDMI视频输入与环路输出实验。这个实验一句话描述就是：外部信号源通过HDMI线接到开发板的HDMI IN口，视频数据进入FPGA以后不做额外处理，原样发到HDMI OUT口，送到显示器上显示。听起来像直连，但中间经过了完整的接收、解码、时序重建、编码、发送流程，任何一个环节出错，屏幕都不会亮。跑通这个实验，等于把FPGA图像处理里最底层的视频通路彻底打通了，后面再做帧缓存、缩放、滤镜、AI前处理都有基础。这篇东西写给两类人：刚入门FPGA、想走图像处理方向的朋友，以及已经会写逻辑但从来没碰过视频时序的工程师。我会从整体架构讲起，把HDMI信号链路、FPGA内部逻辑、工程约束和调试方法一条线讲完，希望能帮大家少走点弯路。
1. 实验整体架构与设计思路
1.1 环路输出到底练了什么
很多人第一次听到“环路输出”这个名词，会误以为就是拿一根线把输入和输出口短接。实际上在FPGA设计里，环路输出是一条完完整整的数字视频通路：HDMI输入信号进入FPGA引脚，经过差分接收、串并转换、字节对齐、像素重组后，变成一组并行RGB数据和行场同步信号；随后这组数据再经过并串转换、TMDS编码，从输出引脚送出去。整个过程中，数据不是在芯片外部流传的，而是在FPGA内部走了一圈。
这一圈走下来，练到的东西非常扎实。首先是视频时序，你要理解什么是有效像素、什么是行消隐、什么是场消隐，DE信号为什么可以作为像素数据的门控。其次是时钟，HDMI输入的像素时钟是外部信号源给的，你的逻辑必须老老实实跟着这个时钟跑，不能想当然地用开发板晶振。第三是数据通路，输入侧和输出侧如何保证像素对齐，寄存器打拍是必须的。这些能力是后面做任何视频算法的地基，所以我说它是FPGA图像处理里最值得先做一遍的实验。
另外，环路输出实验还能帮你建立一个判断标准：如果显示器上出现了画面，说明接收链路是通的；如果画面稳定不闪烁、颜色正确，说明时序重建和编码发送链路也没问题。这比单纯仿真通过要有说服力得多，因为上板验证才是硬道理。
1.2 接收方案选型：IP核与原语直连
HDMI输入在FPGA里有两种主流实现方式，实验前要先搞清楚自己用的是哪条路。第一种是用Xilinx官方的HDMI 1.4/2.0 RX IP，配合Video Timing Controller（VTC）这类视频时序IP，IP会自动完成TMDS差分信号接收、串并转换、通道对齐等复杂工作，对外输出AXI4-Stream视频流。第二种是自己在RTL里调用IBUFDS、ISERDESE2、BUFPLL等底层原语，从物理层开始手动恢复数据和时钟，也就是Xilinx应用笔记XAPP589里那套DVI/HDMI 1.4接收方案。
我在课程里建议入门阶段直接用IP核。原因很简单：HDMI接收链路里最麻烦的不是逻辑本身，而是高速串行数据的比特对齐和通道对齐，这些代码自己写不但容易出错，而且一旦出错很难定位。IP核把这些工作封装好了，你可以把注意力先放在视频时序和像素流上。等跑通了IP核方案，再回过头去看XAPP589原语方案，那时你会发现对信号链路的理解会提升一个层次。
但这不意味着原语方案不重要。恰恰相反，你迟早要面对它，因为IP核会掩盖很多细节。比如IP核内部为什么会有一个动态相移校准模块，为什么数据lane需要bitslip对齐，这些问题在IP核方案里你完全感受不到。所以我个人的建议是：第一次做环路输出用IP核，第二次再用原语方案重写一遍，两次做完才算真正吃透HDMI视频输入。
1.3 为什么环路输出适合当第一个视频实验
选择这个实验作为“FPGA基础”系列的第一课，不是随随便便定的。视频相关的实验有很多，比如单路HDMI输出、VGA显示、VDMA帧缓存、图像缩放，但这些都是单向链路，要么只做发送，要么依赖外部存储。环路输出实验天然是一个闭环，输入端给了你最真实的视频源，输出端给了你最直观的结果反馈。
更重要的是，环路输出实验的调试成本低。它不需要DDR3，不需要VDMA，不需要MicroBlaze软核，只需要FPGA本身的逻辑资源和一对HDMI接口。只要你对Vivado的基本操作还算熟练，新建工程、添加约束、综合布线、下载bit文件这一套流程走下来，是可以在一两个小时内看到实际画面效果的。这种快速反馈对初学者建立信心特别重要。
还有一个细节在于，环路输出实验是理解“跨时钟域”问题的最佳铺垫。虽然最基础的环路输出是直接用输入时钟发数据，不涉及跨时钟域，但你会问一个很自然的问题：如果显示器只支持别的分辨率怎么办？如果要叠加一个本地生成的菜单界面怎么办？这不就需要本地时钟和输入时钟协同了吗？带着这些疑问去做后面的VDMA和帧缓存实验，你才会有方向感，而不是盲目地抄代码。所以，环路输出实验在整套课程里起到的是承上启下的作用。
2. HDMI信号链路与关键参数
2.1 TMDS差分信号与物理层
HDMI接口的物理层用的是TMDS（Transition Minimized Differential Signaling，最小化传输差分信号）传输方式。它一共有4对差分信号，其中3对是数据通道，分别传输R、G、B信号（在4:4:4采样下就是三个颜色分量），还有1对是时钟通道。每对差分信号由P和N两根线组成，靠两根线上的电压差来传信号，抗干扰能力比单端信号强很多。这也是为什么HDMI线可以做得比较长，而且不容易受外部电磁干扰。
TMDS协议里的数据编码很有意思，它不像UART那样直接发送原始数据，而是先把8位像素数据做两轮编码，扩展成10位数据再发出去。第一轮编码让输出的数据跳变次数尽可能少，第二轮编码根据当前通道的直流偏移决定是否翻转信号，保证整个链路直流平衡。这样做的目的是降低电磁干扰，同时让接收端可以从数据信号里恢复出稳定的时钟信息。所以你在FPGA内部看到的像素数据是8位或者多位并行，而外部引脚上实际跑的却是10倍于像素时钟的比特流。
还有个容易混淆的概念是，HDMI和DVI在TMDS物理层上是兼容的，也就是说很多情况下，一个DVI显示器插上HDMI转接头也能显示画面，因为视频部分是同一套编码。差别主要在于HDMI多了音频、CEC、DDC这些辅助通道。做基础实验时，很多开发板其实只接了TMDS视频信号和DDC通道，音频相关引脚都没连，这并不影响视频显示，但会让你误以为HDMI音频不存在。等以后做到音视频同步的项目时，就要特别注意这部分。
2.2 从像素时钟到完整时序参数
视频时序是所有图像处理的基础，HDMI环路输出实验里，最需要背下来的就是像素时钟和行场时序参数。拿最常见的1080p60来说，有效分辨率是1920x1080，但实际在一帧画面里，除了有效像素，还有水平消隐和垂直消隐。标准的CEA-861时序里，1080p60的一行总长度是2200个像素时钟，一帧总行数是1125行，乘以60帧，就得到像素时钟频率：2200 × 1125 × 60 = 148.5MHz。
这个148.5MHz就是像素时钟，每个时钟周期对应一个像素点。如果分辨率变成720p60，那一行总长度是1650，总行数是750，像素时钟就是1650 × 750 × 60 = 74.25MHz。你可以看到，不同分辨率对应的像素时钟差异很大，这就是为什么FPGA环路输出实验不能随便用一个固定时钟去采样，而是必须从HDMI时钟通道里恢复出真实的像素时钟来驱动逻辑。
除了像素时钟，还要关注三个控制信号：DE（Data Enable，数据有效）、HSYNC（行同步）和VSYNC（场同步）。DE高电平表示当前正在传输有效像素，低电平期间是消隐区；HSYNC和VSYNC分别指示行和场的同步脉冲位置。对于接收端来说，DE是核心，因为DE高电平期间的数据就是真正的画面像素，你只需要按顺序采下来即可。HSYNC和VSYNC虽然对纯视频数据不重要，但要想让显示器正确识别，发送端必须按照严格的时序重新生成它们。
提示：做环路输出实验，建议先在PC上用软件查一下你输入信号源的EDID时序。很多显示器对时序极其敏感，如果HSYNC或VSYNC宽度差一个像素时钟，显示端可能直接黑屏，连提示都不给。
2.3 板级电路与HDMI供电细节
FPGA开发板上的HDMI接口虽然看起来就是一个简单的座子，实际电路里有不少门道。TMDS差分信号从HDMI座子到FPGA引脚之间，通常会串接共模电感、ESD保护二极管，有些板子还会加AC耦合电容。这些器件都是为了保证高速信号质量，实验时如果你发现信号不稳定，第一步就应该检查这些器件的焊接和参数是否正常。
供电问题更容易被忽略。HDMI规范要求输出端的+5V引脚至少要有50mA的供电能力，很多开发板直接用板上电源随便给HDMI座子供了几十毫安，结果就是显示器经常间歇性黑屏、识别不到信号。我实测下来，+5V供电能力最好做到200mA以上，同时要在靠近接口的地方放几颗去耦电容，比如10uF和100nF并联，这样信号源初始化的电压波动才不会影响到TMDS发送端。
另外，还要注意FPGA的I/O Bank电压。如果开发板把HDMI座子直接接到FPGA的HR Bank，这个Bank的VCCO电压必须正确配置。7系列FPGA在接收TMDS信号时，很多板卡会把它配置成TMDS_33电平标准，这要求Bank电压为3.3V。如果Bank电压设成1.8V或者2.5V，就算引脚还能工作，信号的电气特性也不对，上板时会出现电平判定错误，轻则花屏，重则烧毁引脚。
3. FPGA内部逻辑设计
3.1 输入侧数据恢复
输入侧要做的事，是从HDMI时钟通道恢复出像素时钟，再从3个数据通道里恢复出10位并行数据。如果用Xilinx的HDMI RX IP，这些工作都在IP核内部完成，你只需要给IP提供参考时钟和复位，然后把恢复出来的视频流信号接出来就行。
但是理解这个过程还是很有价值的，尤其是对底层原语方案。从物理层看，HDMI时钟通道送来的是一个差分时钟信号，频率等于像素时钟。比如1080p60就是148.5MHz，这个时钟可以直接经过IBUFDS转成单端时钟，再通过BUFIO送到数据lane的ISERDESE2模块作为高速采样时钟。至于数据信号，由于3个数据通道上跑的比特流量是像素时钟的10倍，ISERDESE2需要做1:4或1:8甚至1:10的串并转换，把连续的比特流切成长度为10或8的并行数据。
这里有一个非常关键的细节：接收端怎么知道10位数据的边界在哪里？这就是所谓的比特对齐。HDMI/DVI发送端在数据空闲态会发送特殊的控制字符，接收端通过检测这些控制字符的位置来滑动比特窗口，找到正确的字节边界，这个过程叫“调整(bitslip)”。如果对不齐，你收到的RGB数据会整体错位，画面颜色会乱成一团。IP核方案里这个对齐是自动完成的，原语方案里就需要自己写状态机来控制bitslip。
3.2 像素重组与时序提取
比特对齐完成之后，你拿到的还是交织的串行数据，需要按通道重组回RGB像素。在HDMI 4:4:4采样下，通道0、通道1、通道2分别对应蓝色、绿色、红色（有些配置顺序不同，具体看编码映射）。每个通道一个像素是8位数据，三个通道合起来就是24位RGB888。Xilinx的HDMI RX IP对外输出的正是这种重组好的并行像素格式，所以IP方案里这一步是透明完成的。
接下来要提取时序。数据通道在有效区传的是像素数据，在消隐区传的是控制信号。DE信号在前端已经解出来了，HSYNC和VSYNC则可以通过检测控制字符，或者直接由VTC IP从数据流中恢复。对环路输出实验来说，你真正需要的是DE高电平期间的像素数据和对应的像素时钟。
这里要提醒一个容易栽跟头的点：从IP核输出的AXI4-Stream视频流，和原始的DE/HSYNC/VSYNC信号并不是完全等价的。AXI Stream只有数据有效信号TVALID和最后一个像素信号TLAST，你需要借助Video Timing Controller之类的模块，把AXI Stream重新转换成带DE、HSYNC、VSYNC的并行视频时序，再送给发送端。我见过不少人在这个转换上卡壳，其实只要理解了DE就是TVALID，TLAST对应一行结束，思路就顺了。
3.3 输出侧时序重建
输出侧的任务是把处理后的像素数据重新编码成TMDS差分信号发出去。先不要管那些信号名，核心要保证的是三件事：像素时钟正确、行场同步信号时序正确、数据通道编码正确。
像素时钟的输出，可以用输入恢复出来的时钟，这是环路输出实验最简单的做法。因为输入和输出共用一个时钟域，数据不需要跨时钟域处理，只要把像素数据、DE、HSYNC、VSYNC打一拍送到发送端编码器就可以。如果将来要做帧率转换或者格式转换，就需要在中间加异步FIFO或者DDR缓存，那是后话。
行场同步和消隐参数需要严格按照目标分辨率来配置。环路输出实验里目标分辨率就是输入信号源的分辨率，所以直接用接收端恢复出来的同步信号重新生成即可。但如果你以后做HDMI发送，手里只有一组RAW RGB数据，就必须自己计算H_active、H_total、H_sync_start这些参数，填到VTC或者自己的时序计数器里。
TMDS编码发送一般也交给IP核或者封装好的tmds_encoder模块完成。需要注意编码器和OSERDESE2模块需要两个时钟：并行侧用像素时钟（比如148.5MHz），串行侧用10倍像素时钟的比特时钟。这个高速比特时钟一般由MMCM/PLL生成。在做IP核方案时，Vivado的HDMI TX IP会自动创建相关时钟域，你只需要按向导提示连接参考时钟即可，大体上不用手动操心。
4. 工程实践：约束、代码与调试
4.1 引脚约束与时钟约束
上板之前，引脚约束是必须认真核对的一步。HDMI输入和输出都是差分信号，每对差分信号的P侧和N侧引脚要分别绑定。以Artix-7开发板为例，HDMI RX的3个数据通道加1个时钟通道，共4对差分引脚；HDMI TX同样需要4对差分引脚。Vivado的XDC约束里，对差分对通常只需要对P侧设置IOSTANDARD，N侧会自动继承，但建议P和N都显式约束，避免奇奇怪怪的告警。
时钟约束的重点是告诉工具输入像素时钟的频率范围。由于HDMI信号源的分辨率不确定，像素时钟可能从几十MHz到一百多MHz变化。你可以创建一个虚拟时钟，或者直接约束输入时钟端口，频率用目标分辨率来设置。比如计划跑1080p60，就需要约束create_clock -name hdmi_rx_clk -period 6.734 [get_ports hdmi_rx_clk_p]。6.734ns就是148.5MHz的周期。这里要理解：这种约束只在静态时序分析时有效，实际运行时时钟频率还是取决于信号源，但约束不写，Vivado的综合布线可能会优化得过于悲观。
还有一个常见坑是，HDMI时钟通道的引脚要确保在同一Bank，而且三个数据通道也最好在同一个Bank。如果跨了Bank，BUFIO资源的布局会受到很大限制，布线困难甚至直接失败。我在AX7A035上第一次做这个实验时，就是因为一个数据通道被安排在相邻Bank，导致时序收敛很痛苦。后来查了原理图，老老实实把引脚按Bank调整，问题才解决。
4.2 核心代码结构与示例
环路输出实验的代码结构，说白了就是接收、直通、发送三大块。如果使用Xilinx HDMI IP，代码里主要是例化IP核和VTC，再把RX侧的视频流信号接到TX侧。为了说明最核心的思路，我在这里写一个简化版的直通模块，演示从并行RGB像素流到像素流输出的打拍处理。
module hdmi_loopback #( parameter C_PIXEL_WIDTH = 8 )( input wire pix_clk, input wire rst_n, input wire [23:0] video_rgb_i, input wire video_de_i, input wire video_hsync_i, input wire video_vsync_i, output reg [23:0] video_rgb_o, output reg video_de_o, output reg video_hsync_o, output reg video_vsync_o ); always @(posedge pix_clk or negedge rst_n) begin if (!rst_n) begin video_rgb_o <= 24'd0; video_de_o <= 1'b0; video_hsync_o <= 1'b0; video_vsync_o <= 1'b0; end else begin video_rgb_o <= video_rgb_i; video_de_o <= video_de_i; video_hsync_o <= video_hsync_i; video_vsync_o <= video_vsync_i; end end endmodule这个模块就是把输入信号完整地打了一拍然后输出，实际工程里，视频信号从IP核输出到你自己的处理模块之间，也会做类似打拍来改善时序、避免亚稳态。真正做环路输出时，RX IP输出的像素流不经过这个模块也行，直接在顶层连线到TX IP，但那样就没有教学意义了。我还是建议大家保留这样一个寄存器打拍环节，方便用ILA抓信号时看清楚数据路径。
在真实工程里，RX侧和TX侧中间还可能插入一些简单的图像处理，比如RGB转灰度、图像颜色反转等。测试阶段我常常让用户加一个颜色反相逻辑，让环路输出画面和原始画面在视觉上有明显区别，这样能立刻判断数据处理链路有没有生效。注意到没有，这比盯着完全相同画面的屏幕去猜输出是否正常要高效得多。
4.3 仿真与上板验证
环路输出实验的仿真比一般逻辑模块要麻烦一点，因为你需要一个输入视频测试激励。最简单的做法是写一个Testbench，用计数器模拟一行行像素和DE、HSYNC、VSYNC信号，产生一组固定颜色条纹的数据，输入到你的环路模块，然后在输出端验证数据和时序是否一致。仿真里通常不需要等整帧跑完，只看几行有效像素就能确认逻辑正确。
我自己常用的一种激励方式是生成一个彩条测试图样，比如一行内红绿蓝三色分段。这样在仿真波形里很容易判断通道顺序是否反了、亮度和色度是否错位。上板时再用一个实际信号源，比如电脑的HDMI输出，输入1080p60信号进行验证。电脑可以设置为扩展屏模式，然后在HDMI输出分辨率里选1080p60，这样信号源稳定且容易控制。
上板验证有一个重要的检查顺序：先看时钟通道，用ILA抓一下恢复出来的像素时钟是否在预期频率附近；再看DE信号，确认是否有连续的高电平有效区；然后看RGB数据，确认像素值是否有规律变化；最后看显示器画面。我在课上强调过很多次，不要一上来就看屏幕，因为屏幕黑屏只能说明某个环节断了，但根本定位不了问题。把信号链路一层层看过去，比猜要快得多。
5. 常见问题排查与避坑记录
5.1 常见问题速查表
做这个实验，大家遇到的问题其实高度集中，我把这几年见过的典型问题整理成一张表，方便你排查时直接对照。
| 现象 | 可能原因 | 排查思路 |
|---|---|---|
| 显示器完全黑屏 | 输入信号没进FPGA | 先确认用ILA能看到像素时钟和DE信号，若看不到检查HDMI线、信号源是否开启 |
| 画面花屏、杂色 | 数据通道比特对齐失败 | 用IP核时检查通道对齐状态信号；自研RTL时检查bitslip状态机 |
| 颜色失真，比如红蓝互换 | RGB通道映射错误 | 检查RX IP输出通道与TX IP输入通道是否按B/G/R顺序连接 |
| 画面闪烁或间歇黑屏 | 输出+5V供电不足 | 实测HDMI座子+5V的电流能力，尽量保证50mA以上，最好200mA |
| 显示器提示无信号 | 输出时序参数不对 | 检查TX侧VTC配置的分辨率、刷新率是否与输入一致 |
| 图像偏移或边缘有花边 | 行场消隐参数不对 | 确认HSYNC/VSYNC的前肩、同步脉冲、后肩宽度是否符合CEA-861 |
| 综合布局布线失败 | HDMI引脚跨Bank | 重新查看原理图，把同一组TMDS通道的引脚安排在同一个Bank |
| 上电后芯片发烫 | I/O Bank电压配置错误 | 立即断电，核对Bank VCCO电压与XDC中的IOSTANDARD是否匹配 |
这张表没法覆盖所有情况，但覆盖了90%的入门问题。如果你遇到的问题不在这张表里，最有效的方法就是把ILA触发条件全部去掉，先抓一拍看数据是什么样，再一步一步往前后方向移动触发点，直到找到第一个信号异常的位置。
5.2 调试经验与独家技巧
这里分享几个细节，平时文档里一般不写。第一个是HCG（Hot Plug Detect，热插拔检测）信号。很多人在调试时忽略了这个信号，实际上显示器和信号源之间是靠HPD引脚来通知“我插上了设备”的。如果开发板上的HPD上拉电阻没焊，或者信号没接到FPGA，显示器可能永远检测不到HDMI输入。实验时务必确认开发板原理图中HPD引脚的连接状态。
第二个是EDID的问题。显示器通过DDC通道向信号源报告自己支持的分辨率。FPGA开发板如果不实现一个EDID ROM，信号源可能默认输出一个低分辨率格式，甚至不输出信号。黑金AX7A035这类板卡一般会把HDMI座的DDC引脚接到一个EEPROM或者FPGA逻辑上，用来模拟EDID。如果你的实验板没接EEPROM，那就要考虑在FPGA里用I2C逻辑模拟一个最简EDID，否则电脑端根本不会把它识别成显示器。
第三个技巧是，调试环路输出时，可以故意把输出分辨率配错，看看显示器的错误提示。比如输入是1080p60，你却把TX配置成720p60，这时显示器通常能正常点亮，但画面要么缩放变形，要么只显示部分区域。通过这个现象，你反而能确认输入和输出两边链路都是通的，问题只出在时序配置上。这个经验看起来很笨，但在没有示波器的环境下非常实用。
最后再说一个跟逻辑无关但影响很大的坑：HDMI线材的质量。TMDS信号在1080p60下速率已经到1.485Gbps，劣质线材或者超过2米的普通线，信号衰减会非常明显，导致偶尔黑屏、花屏。实验台上尽量准备一根短的高质量HDMI线，最好带认证标志，可以省掉大量无效排查时间。
做这个实验，我个人最大的体会是：视频这个东西，时序对了，画面就出来了；时序不对，怎么猜都是白费。所以不管用哪种方案，一定要先把像素时钟和DE、HSYNC、VSYNC这几个信号在ILA里面看明白，再去看屏幕。环路输出只是一个起点，跑通之后，建议你下一步试试在这个通路上加一个异步FIFO，把输入像素时钟域和输出像素时钟域分开，再配一个简单的彩色条纹生成器，人为生成一个本地时钟域的静态画面，用按键切换静态画面和直通画面。这个小小的改动，能让你真正理解跨时钟域和帧同步的意义，也为后面接触VDMA和DDR帧缓存打下基础。
最后再分享一个小技巧：做环路输出上板调试时，把显示器分辨率设置成720p60，会比1080p60更容易成功。因为720p60的像素时钟只有74.25MHz，时序裕量更大，很多信号质量问题在这个分辨率下不会爆发，适合先确认链路功能。等720p稳定跑通，再切换1080p锻炼一下信号完整性调试能力。一步一步来，视频这条路就能走得很稳。
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