简介：PEX8734是Broadcom（原PLX）推出的PCIe Gen3桥片，这套资源面向服务器、存储与通信领域的硬件工程师，系统覆盖从选型评估、原理图设计、封装确认到PCB Layout落地的完整流程。压缩包共32个文件，大小约51.5MB，以24份PDF为基础，涵盖数据手册、硬件参考手册、原理图检查清单、Layout快速指南、回焊温度曲线、错误注入与Surprise Down设计笔记，另有产品鉴定报告、Q2/2014 FIT可靠性报告等多份质量文档；辅助文件包含Pinout表（XLSX）、ORCAD原理图库（OLB）、边界扫描描述文件（BSDL）和Hspice仿真模型（ZIP），可在绝大多数EDA环境中直接使用。已有1364人浏览学习。数据手册帮助确认芯片电气特性、Gen1/Gen2/Gen3速率与电源热设计参数；硬件参考手册讲解时钟同步、中断处理和错误上报机制；原理图与Layout规范聚焦信号与电源完整性，并给出EMC规避建议。配合原理图检查清单可逐项核对设计漏项，Hspice模型则可用于高速通道仿真，特别适合要独立完成PEX8734板级设计、调试和高速信号验证的工程师参考。
干硬件这行的，看到PEX8734.rar这种文件名的第一反应，基本都是“又一套评估板资料包”或者“某个产品方案的参考设计”。PEX8734 是博通（原 PLX）的 PCIe Gen3 交换芯片，34 通道、8 端口，在服务器扩展、存储背板、GPU 配套、NVMe 盘位扩展这些场景里出现频率非常高。这个压缩包一般是全套东西：数据手册、原理图、驱动源码、应用笔记、PCB 封装库，甚至还有固件工具和配置示例。这篇文章就围绕这颗芯片，把从解压资料到完成软硬件联调的完整思路和实操细节梳理一遍，包括选型考量、通道分配、参考时钟、EEPROM 启动、寄存器初始化、链路训练排错这些关键环节。
如果你是刚接触 PCIe Switch 的硬件工程师，或者想把服务器板卡、存储阵列、扩展坞这类系统的 PCIe 接口数从“不够用”变成“随便插”，这套内容能直接当参考。已经调过几张板卡的老手，可以重点看后面的链路调试和信号完整性那部分，几个典型问题都是容易反复踩的坑。
1. 先认清这个包：PEX8734 到底解决什么问题
1.1 芯片定位与典型应用场景
PEX8734 本质上是把 CPU、SoC 或 RC（Root Complex）引出来的一组 PCIe 通道，扩展成更多端口、更多通道给外部设备用。我更喜欢把它理解成一个“PCIe 局域网交换机”：一端是上行口（Upstream Port），连接主控；另一端是不同宽度的下行口（Downstream Port），连接 SSD、网卡、采集卡、GPU 这些外设。34 lane 是它所有端口的通道总和，8 个端口可以自由组合成 1 个 x16 上行口加若干 x8、x4、x2、x1 下行口，灵活度很高。
实际项目中，最常见的用法是“x16 上行 + 两个 x8 下行”，也就是把 CPU 的一根 x16 拆给两张 NVMe AIC 或者两块 GPU 卡用；也有“x16 上行 + 四个 x4 下行”，专门做 NVMe U.2/U.3 背板，一个盘一个 x4，互不抢带宽。还有一部分会用到它的非透明桥（Non-Transparent, NT）功能做双主机互连，但因为配置复杂，普通产品用得少，更多出现在机箱管理、双主控备援这类方案里。
选这颗而不是 PEX8717 或者 PEX8796，最核心的原因是总通道数精确匹配了“一个 x16 + 多个下游设备”的容量需求，功耗和 PCB 面积也比 96 lane 的大芯片好控制得多。PEX87xx 系列的软件模型非常一致，寄存器布局基本继承，所以哪怕你看的是 PEX8734，很多经验可以直接迁移到同系列更高通道数的芯片上，这也是我推荐新手从这里入手的原因——通道规模小，链路关系不复杂，排障路径短，学到的东西却是通用的。
1.2 资料清单与正确阅读顺序
拿到PEX8734.rar，我习惯先看包里的ReleaseNotes或者ReadMe文件，确认版本。很多工程师拿到就直奔数据手册，结果发现文档版本和芯片硅版本不匹配，某个寄存器地址对不上，折腾半天。正常顺序应该是：
- 先看 Release Notes，确认硅版本和配套软件版本；
- 再看数据手册里的“Port Configuration”和“Clocking”两个章节，这两个决定硬件拓扑；
- 然后看参考原理图，对照自己的供电和时钟方案找差异；
- 最后才是驱动源码和配置工具的使用文档。
包里如果有原理图和 PCB 封装库，一定要先检查封装库的元件高度和 Pin1 位置是否和实际 BOM 对应。PLX 的参考封装做得挺规范，但也见过某些派生版本把散热焊盘和机械孔做成一体，导致贴片后芯片和外壳短接的情况。这个细节虽然小，一旦出问题就是整板报废的级别。
2. 硬件设计：通道、时钟和电源三条关键线
2.1 通道分配：先想清楚带宽账
通道分配这件事，必须在画原理图之前定死，因为 PEX8734 的端口到引脚的映射是固定的，后续想改很难。PCIe 链路有 Upstream 和 Downstream 之分，对 Switch 来说，Upstream 端口连接到 RC，Downstream 端口连接外设。PEX8734 的 8 个端口可以部分只用物理引脚，部分通过配置为独立端口，实际端口数取决于通道拆分方案。
举个例子，如果你的系统是“CPU 出 x16 接 PEX8734，再分成两个 x8 给双 GPU”，那端口配置就是 Upstream x16，Downstream 两个 x8。如果做 NVMe 背板，四个 U.2 盘各占 x4，那就是 Upstream x16，Downstream 两个 x4 + 两个 x4，甚至一个 x16 拆成四个 x4。同一颗芯片，两种方案的总带宽相同，但端口对应关系完全不同。
这块有一个特别容易忽略的点：不是所有端口都支持所有宽度。PEX8734 的端口 x1/x2/x4/x8/x16 支持情况要看数据手册的端口映射表。比如某些端口物理上只能做到 x4，你偏要配成 x8，训练时就会一直停在 Detect 状态起不来，而且芯片内部不会给你任何警告。我习惯在硬件设计文档里先画一张端口配置图，把每一个物理端口对应到 PCIe 通道号，再标注它的最大宽度和实际配置宽度，这样后续写 EEPROM 配置和调试时，所有人拿到的信息都是一致的。
注意：通道分配不是软件里随便改的，它决定了参考原理图上两端插座的 lane 编号排序。软件配置必须和硬件实际连接一一对应，否则链路训练永远失败。
2.2 参考时钟方案：Common Clock 与独立时钟的取舍
PCIe Gen3 对参考时钟的要求比 Gen2 严，因为 8GT/s 的比特率下，时钟抖动会直接影响数据眼图的闭合程度。PEX8734 支持两种参考时钟架构：共同时钟（Common Clock）和独立参考时钟（SRIS/SRNS）。低成本板卡几乎都选 Common Clock，也就是 RC、Switch、下游设备用同一个 100MHz 时钟源，通过时钟缓冲器 fanout。
选 Common Clock 的好处是简单，整板一个 100MHz 参考源，Clock Buffer 出来的每个输出分别到各端点的 REFCLK 引脚。但要注意差分对的等长约束，各个 REFCLK 输出到端点的走线长度差要控制在 5~10mil 以内，而且 REFCLK 必须和它对应的数据通道组（比如某个 x4 端口的所有 lane）在布线长度上有合理的相对关系。实测下来，REFCLK 走线过长或者跨分割，会出现“有时候 Gen3 能训练上，温度一变又掉回 Gen1”这种幽灵问题。
如果系统里有外部设备自带独立时钟，比如某些 PCIe 卡支持 SRIS，那可以省掉一路 REFCLK 走线，但 Switch 端也要配置成对应的时钟模式，且链路双方必须协商一致。这个模式不一致也是典型的训练失败原因之一。电路设计上，建议在每一路 REFCLK 差分对上预留串联电阻位置，初始设计用 0Ω 直连，调试时如果发现有反射或抖动问题，可以换几十欧姆的电阻隔离调优。
2.3 配置启动：Strap 引脚与 EEPROM 的协作关系
PEX8734 的端口分配、厂商 ID、设备 ID、中断配置这些，可以由硬件 Strap 引脚决定，也可以由外部串行 EEPROM 在上电时加载。PEX8734 通常会有 I2C 接口，挂一颗 EEPROM，容量不要求大，32Kb~256Kb 足够。Strap 模式适合快速验证，改起来要换电阻；EEPROM 模式适合量产，不同产品形态只需烧不同镜像。
我最早做这个系列的芯片时，偷懒不想画 EEPROM，全靠 Strap，结果发现不同批次之间端口配置版本很难管理，而且有些精细参数（比如 Desired Link Speed、Advanced Error Reporting 的 mask）Strap 根本配不了。后来统一改成“Strap 只负责基本启动 + EEPROM 负责全部详细配置”的策略，才把板卡间的配置差异收敛住。
EEPROM 的内容不是随便写进去就能用，它需要专门的配置工具生成。上电后 PEX8734 会先按 Strap 默认值跑到基本可用的状态，再从 EEPROM 加载覆盖配置，加载完后会通过 GPIO 或中断引脚通知主机。调试时如果发现 EEPROM 不生效，先查 I2C 地址是否和工具里设定的一致，再查 EEPROM 的 WP（写保护）引脚是否被拉高。这两个问题占我遇到的“配置不加载”原因的八成以上。
3. 软件与固件：让 Switch“活起来”的注册与烧录
3.1 Linux 下的基本状态检查
硬件上电后，第一步不是写驱动，而是先在 Linux 下确认芯片有没有被枚举到。用 lspci 就能看到 PEX8734 对应的设备节点，通常一个 Switch 在 lspci 列表里会出现两次：一次是 PCIe Bridge，一次是 Switch 内部的 Endpoint。看到这两条记录，说明链路训练已经完成，Switch 已经被 RC 识别。
建议一开始就养成看完整链路状态的习惯：
lspci -vvv -s 03:00.0 | grep -A 20 "PCI Express"这里能看到 Link Status 里的 Speed 和 Width，比如8GT/s, x16或者2.5GT/s, x1。如果速度是 2.5GT/s 或者宽度只有 x1，说明链路训练降级了，软件还没到写调试日志的时候，问题基本在硬件——连接器接触、布线等长、时钟质量、AC 耦合电容，按优先级一个一个查。
3.2 EEPROM 镜像生成与烧录
生成 EEPROM 镜像最推荐用博通官方的 PEX Device Configuration Tool。这个工具能做端口配置、错误上报、热插拔、GPIO 复用等等，还能直接把生成的二进制镜像写到 EEPROM，省掉用烧录器反复拔插的麻烦。把配置工具导出的.bin（或者.hex）文件保存下来，放到版本管理里，这是量产可追溯性的基础。
烧录方法有两条路。一条是直接通过 I2C 烧录器（比如 DediProg 或通用 I2C adapter）在贴片前烧好；另一条是贴片后通过 JTAG 或者芯片提供的直接写 EEPROM 接口。量产阶段我强烈建议用 DediProg 离线烧录，效率最高，还能在烧录后自动校验。PEX8734 的系统里也可以在软件运行中用驱动接口写入，但不建议量产时用，万一中途掉电，EEPROM 内容写坏，整板都要返修。
下面是一个典型的镜像生成流程（以 PEX8717 系列工具为例，PEX8734 操作一致）：
- 打开 PEX Device Configuration Tool，选择芯片型号；
- 在 Port Configuration 页面按硬件设计图填端口宽度和上行/下行方向；
- 在 I2C 设置里确认 EEPROM 地址（通常 0x50~0x57 可调）；
- 生成镜像文件，用工具或者烧录器写入；
- 上电后通过读寄存器确认配置生效。
配置完成后，可以用下面这条命令直接从设备读取当前配置，和镜像文件做 diff，避免“软件里改了但芯片没加载”的情况：
# 伪代码示例，实际操作中通过驱动提供的寄存器读写接口 switch_config_dump /dev/pex8734_0 > current_config.bin diff current_config.bin target_config.bin3.3 中断、错误上报与热插拔集成
PEX8734 支持标准的 PCIe 中断机制，包括 MSI/MSI-X。驱动里建议打开 Advanced Error Reporting（AER），一旦下游设备出现链路错误或者 Uncorrectable Error，第一时间通过中断上报到系统日志，而不是等系统 hang 了才去翻寄存器。这个成本很低，但能极大减少排障时间。
如果做热插拔应用（比如盘位背板），要把热插拔控制器或者 PRSNT# 信号的检测逻辑和驱动打通。PEX8734 本身支持标准 PCIe Hot-Plug 事件，但在 Linux 下需要正确配置 pciehp 驱动的参数，否则插拔事件不会上报到系统。我们在实践中是用 GPIO 中断监测 PRSNT# 的状态变化，再通过 sysfs 触发对应端口的 rescan，比直接依赖芯片的 Hot-Plug 事件更可控。
4. 调试实录：链路训练失败与信号完整性问题的排查
4.1 LTSSM 状态机是定位一切链路问题的入口
PCIe 链路训练是在 LTSSM 状态机里走的，从 Detect、Polling、Configuration 到 L0，中间每个状态都有对应的寄存器和寄存器位。PEX8734 这一级可以通过软件读它的 Debug 寄存器，观察当前端口停在哪个状态，这一步能解决七八成的“训练不上”问题。
比如 Downstream 端口一直停在 Polling.Active，说明物理层检测到了接收器终端，但 link partner 没有正常响应，大概率是对方设备没上电或者复位没释放；如果停在 Configuration.IDLE，说明 Training Sequence 交换到了宽度和速度协商阶段失败，多半是时钟没有共用或者通道映射错位。把 LTSSM 状态对应的十六进制值打印出来，和标准定义对照，定位速度能快很多。
我曾经遇到过一张板卡，下游端口接的 SSD 在 Windows 下正常、Linux 下死活跑不到 Gen3。最后用协议分析仪抓 LTSSM，发现 SSD 在 Configuration 阶段请求了 Gen3 的 Equalization，但 PEX8734 这边的 preset 值不匹配，Equalization 失败后自动回退到 Gen2。后来在配置里锁死了 Downstream 端口的 PCIe Speed 为 Gen3，并开放软件控制 Phase 2/3 的 preset 调整，问题就消失了。
4.2 常见问题速查表
| 现象 | 优先排查项 | 说明 |
|---|---|---|
| 链路完全不能训练 | 焊接到位、复位时序、PERST# 电平 | 先确认芯片供电和复位释放正常，再用示波器测 REFCLK |
| 链路只能跑 Gen1 | REFCLK 幅度/抖动、差分对等长 | 很多时候是时钟扇出质量不够，或者使用了不合格的晶振 |
| 链路只有 x1 | 通道映射错误、连接器虚焊 | 检查端口配置是否和实际接线一致，这种情况多半不是芯片坏 |
| EEPROM 配置不生效 | I2C 地址、WP 引脚、镜像版本 | 用示波器确认 SCL/SDA 是否有波形，确认 EEPROM 是否被写保护 |
| 热插拔后设备不识别 | PRSNT# 检测逻辑、pciehp 配置 | 先排除机械接触问题，再看驱动有没有注册事件回调 |
4.3 从 Gen1 爬到 Gen3：一个真实调优过程
最后分享一个调试案例。有块背板，上行接 CPU x16，下行扩成 4 个 NVMe x4。原理图设计时，考虑到布线空间，把 PEX8734 的 REFCLK 沿板边走了很长一段才到连接器，而数据 lane 走了内层，长度反倒是短的。第一次上电，4 个盘全都能识别，但全部稳稳停在 Gen1 2.5GT/s，怎么都协商不到 Gen3。
当时第一反应是参考时钟抖动超标。用示波器在端点侧量 REFCLK 的眼图，发现上升沿附近有明显的过冲和振铃，频率分量在 8GT/s 附近造成了比较大的总抖动。后续处理办法是：在 REFCLK 差分对靠近 PEX8734 那一端并联了 2.2pF 的电容，把高频振铃压掉一点；同时把差分走线的对内等长约束从 5mil 收严到 2mil，因为 8GT/s 下 1ps 的偏移就会带来几十 mV 的电压裕量损失。改完重测，4 个盘都稳定跑到 Gen3 x4，长时间高负载测试没有再掉速。
这个案例想表达的是，PCIe Gen3 的 8GT/s 已经非常接近信号完整性的临界区，非常多“跑不起来”的问题其实都是可以靠合理约束和调试手法解决的。建议每一版 PCB 打样回来，先不要急着装散热器，预留足够多的测试点（REFCLK、PERST#、每个 downstrea 端口的 l 对数据 lane），方便出问题时定点量测，而不是改一版板子一周后再验证。
最后再说一句我在实际项目里的体会：PEX8734 这颗芯片本身不难，资料也齐全，真正决定项目成败的往往是对“配置链路”的理解——通道映射、参考时钟、EEPROM 启动、LTSSM 状态，这四条线理顺了，后面的工作基本是水到渠成。我习惯在做新板卡时把每颗 Switch 的 Debug 寄存器读函数和 Link Status 打印函数在驱动里做成固定工具，一上电就跑一遍，省掉了后续大量重复排障。你也可以试试这个思路，不算复杂，但长期回报很值得。
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