FPGA 这行当，光看手册是不够的。很多坑只有接到实际项目、跑了上百次仿真、调过几天板子之后才能碰到，这就是“第一手经验”最值钱的地方。这一期【2.6】继续延续例说 FPGA 的路线，不铺理论，只讲工程里直接能用的东西：从 STM32H743 和 FPGA 之间的 FMC 通信怎么搭、时序约束怎么算，到图像处理里的行缓存选型、FIR 滤波的定点实现，再到高速接口和 DDR 的调试现场。如果你正在做嵌入式协同、图像采集或者只是想了解 FPGA 项目该怎么避坑，这篇应该能省下你几个通宵。
1. 这期 2.6 到底想解决什么问题
1.1 为什么从工程第一手经验切入
我发现不少刚入门的朋友喜欢先把《FPGA 原理与开发》《Verilog 高级教程》这种大部头看完再动手，结果看的时候觉得什么都懂，一上板子就懵。实际上，FPGA 开发里最耗时间的从来不是写 RTL，而是定位问题、加约束、调时序、改参数这些“经验活”。这一期之所以叫“第一手经验”，就是想把那些仿真里看不出来、文档里也写不清楚的东西抖出来，比如 FMC 总线在板上为什么时好时坏，DDR 读使能明明拉高了为什么读不到数据，这些只能靠现场实测和长期积累才能形成判断。
1.2 本期覆盖的工程场景与选型背景
先交代背景。这期内容围绕的是典型的中高端嵌入式系统：一颗 STM32H743 作为主控，一颗 FPGA 负责数据采集、预处理和高速接口扩展，两者之间通过 FMC 总线交换数据。为什么这么选？因为很多项目里，主控的 IO 不够、实时性不够，或者需要并行处理多路数据，FPGA 正好补上这个缺口。其次是图像处理、卡尔曼滤波、FIR 滤波这类需要在 FPGA 里做定点运算的场景，以及 LVDS、MIPI、HDMI、PCIe 这类高速接口的接入问题。我还会顺手讲一下资源评估、国产 FPGA 工具链、面试集训里常出现的考点，方便各位对照自己的情况查漏补缺。
2. STM32H743 与 FPGA 通过 FMC 通信的实操记录
2.1 为什么选 FMC，而不是 SPI 或并口
很多项目开始时会纠结：FPGA 和 MCU 之间用什么接口？如果你只是传一些状态信息、几十个寄存器，SPI 完全够用。但如果是实时性要求高、数据量大，比如 ADC 采集结果要搬到 STM32 里面做后续处理，或者是需要快速切换 FPGA 内部的工作模式，SPI 那几百 Kbps 到几 Mbps 的吞吐量就成了瓶颈。普通 GPIO 模拟并口也行，但高速时容易出时序问题，而且占用的 IO 太多。
FMC 是 STM32 系列里专门为访问外部存储器设计的总线接口，它本质上就是一种并行总线：有地址线、数据线、读使能 NOE、写使能 NWE、片选 NE1、字节使能 NBL，支持 NOR Flash、PSRAM、SRAM 甚至 FPGA。它最大的好处是 MCU 侧可以像访问内存一样直接读写，不需要专门写通讯协议，效率很高。对 FPGA 来说，只需要实现一个带地址译码的同步/异步从设备接口，就能把内部寄存器和数据缓冲区映射到 MCU 的地址空间里。
2.2 一个可复用的寄存器读写模块
这里给一个非常精简的思路。FPGA 侧的核心是检测 FMC 的读写时序：当 NE1 拉低并且 NWE 出现下降沿时，表示 MCU 要写数据；当 NE1 拉低并且 NOE 出现下降沿时，表示 MCU 要读数据。需要注意的是地址线（FMC_A）是在读写操作期间保持有效的，所以我们在检测到读或写信号的时候，直接把当时的地址锁存进地址寄存器，再通过组合逻辑或者时序逻辑去寻址对应的寄存器空间。
用 Verilog 写出来的骨架大致是这样：
// 检测 FMC 读、写请求 wire fmc_cs = ~FMC_NE1; wire fmc_wr = fmc_cs & ~FMC_NWE; wire fmc_rd = fmc_cs & ~FMC_NOE; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin addr_latch <= 0; end else if (fmc_cs) begin addr_latch <= FMC_A; end end // 写寄存器 always @(posedge clk or negedge rst_n) begin if (!rst_n) reg_ctrl <= 32'h0; else if (fmc_wr) reg_ctrl <= FMC_D; // 根据 addr_latch 选择不同的寄存器 end // 读寄存器 assign FMC_D = fmc_rd ? read_mux(addr_latch) : 32'hz;这段代码只做演示，真正的工程里要考虑字节使能、位宽匹配和读数据返回的时序问题。STM32H743 的 FMC 数据总线可以配置成 8 位、16 位或者 32 位，如果 MCU 侧配置成 16 位，而 FPGA 内部寄存器是 32 位，那你还要处理高低字节的拼接。我个人的建议是，除非有特殊需求，否则 MCU 和 FPGA 统一用 32 位总线，能省掉非常多的对齐麻烦。读数据方面，由于异步 FMC 访问的读数据有效窗口比较短，如果 FPGA 内部逻辑较慢，最好提前把寄存器的值打拍缓存，避免读回随机值。
2.3 FMC 时序与 set_input_delay 约束
FMC 总线看着简单，真正上板后最容易出问题的就是建立/保持时间不满足。尤其是 STM32H743 的 FMC 时钟可以达到 100MHz 甚至更高，板级走线的延迟一旦偏大，数据就会出现偶发性的错误或丢数。解决办法是在 Vivado 里对 FPGA 输入端口的时序做约束，这里最常用的就是set_input_delay。
约束的本质是把外部器件的输出时序信息告诉给综合工具。FMC 总线访问时，STM32 作为发起方，它输出地址、控制信号和写数据，FPGA 作为接收方。我们需要关注的是 FPGA 采样这些信号时的建立时间和保持时间。假设 STM32 的时钟输出到数据输出的延迟为 6ns，PCB 走线延迟约 3ns，FPGA 内部触发器建立时间要求为 0.8ns，那么输入延迟就可以估算成 9ns 左右，根据不同 bank 的实际情况做人均调整。以下是一组比较通用的约束示例：
set_input_delay -clock [get_clocks fmc_clk] -max 9.0 \ [get_ports {FMC_D[*] FMC_A[*]}] set_input_delay -clock [get_clocks fmc_clk] -min 2.0 \ [get_ports {FMC_D[*] FMC_A[*]}]-max对应最晚到达时间，-min对应最早到达时间，两者之间的差值直接影响时序裕量。如果时序报告显示采样失败，优先检查这些数值是否设置得过于保守，再看 PCB 走线的等长性。另一个容易踩的坑是 FMC 的片选信号 NE 一定会比数据来得早、去得晚，如果你把 NE 也当成普通输入信号去约束，往往会拉紧时序收敛，实际上它可以作为时钟使能来看待。
3. 时序约束与资源评估：开工前也得算明白
3.1 set_input_delay 的完整计算过程
接上一个话题，很多人一听到set_input_delay就头皮发麻，其实把它拆开看就没那么玄乎。这个约束告诉工具的是：数据相对于参考时钟，到底是在时钟沿之后多长时间才变得稳定。如果外部器件输出的数据比时钟晚 9ns 才有效，那你在时序模型里就要告诉工具“数据最晚在时钟沿后 9ns 才到”，这样工具才知道内部的触发器采样是否来得及。
计算过程一般分三步：
第一步，查外部器件的 datasheet，找到时钟到数据输出的最大延迟Tco_max和最小延迟Tco_min。以 STM32H743 的 FMC 异步读为例，Tco_max一般在 6~8ns，Tco_min在 1~2ns。
第二步，估算 PCB 上的走线延时。FR4 板材上信号传播速度约为 6 mil/ps，1 英寸走线大约对应 0.15ns 左右的延迟，普通板子 5cm 走线也就是 0.3ns 上下。数据线和时钟线等长设计做得好，这部分误差可以控制在 0.5ns 内。
第三步，用公式set_input_delay_max = Tco_max + Tpcb，set_input_delay_min = Tco_min + Tpcb估算。比如Tco_max=7ns，Tpcb=0.3ns，得到max=7.3ns；Tco_min=1.5ns，得到min=1.8ns。把这组值填进约束文件，再跑时序分析，通常就能得到一个比较真实的时序收敛指标。
实际操作中，我习惯在第一次约束时把set_input_delay的值稍微留一点余量，比如加上 0.5ns 的板级噪声余量，然后看时序报告里的 setup/hold slack。如果 setup slack 为负，说明数据到达太晚，要么降低 FMC 时钟频率，要么加大-max值（也就是承认数据确实晚到，给内部逻辑更多延迟去匹配），但要注意别把建立时间调得太松导致保持时间不满足。
3.2 资源评估的两个案例
FPGA 项目开工前，最怕写完代码才发现资源不够。很多新手觉得资源评估就是看 LUT、FF、BRAM、DSP 的总数够不够，实际工程里远没有这么简单。我一般在设计阶段会做两个层级的评估：一个是大体量的存储需求，一个是乘法/滤波这类计算单元的需求。
举个例子，做 1280×720、8bit 灰度图像的行缓存，实现 3×3 的卷积或者 Sobel 边缘检测。我们需要缓存两行数据：一行 1280 个像素，位宽 8bit，两行就是 1280×2×8 = 20480bit。一个 18Kb 的 BRAM（比如 Xilinx 的 RAMB18）通常可以配置成 1024×18 这类形式，所以两行数据大约需要 2 个 BRAM18。你如果只算总 bit 数说 20Kb 只要 2 个 BRAM 就完事了，忽略了行缓存的读写端口数量和地址映射方式，最后综合出来可能要多出 4 到 5 个 BRAM。
另一个是 FIR 滤波器的资源评估。假设要实现一个 32 阶、16bit 输入的 FIR 滤波器，用普通的乘加结构需要 32 个乘法器，Xilinx 7 系列每个 DSP48E1 可以做 25×18 的乘法，也就是 32 个 DSP 切片。但如果改用时分复用结构，只要一个 DSP 就能跑完所有 32 个乘加操作，代价是吞吐率下降几倍。如果你的项目数据率不高，完全可以用这种低成本方案；反之，如果数据率很高，那就要老老实实堆 DSP。这类经验必须在写代码前想清楚，否则后期改结构的代价非常大。
3.3 约束容易错的地方
我总结了几个新手经常在约束环节犯的错，每一个我都付过学费。
第一，约束文件里的get_ports写错了名字。特别是总线信号，Vivado 里FMC_D[*]这种写法有时候匹配不到，导致约束无效，时序报告里出现一堆违例。建议先用get_ports -filter {direction == in}查看当前工程实际的端口列表，再写约束。
第二，忘了约束输入时钟。如果 FPGA 外部有一个独立的 FMC 时钟管脚，必须先create_clock定义它，set_input_delay才能正确挂到这个时钟上。否则工具会以为输入数据完全不受时钟约束，综合后的结果看着没问题，实际跑起来就丢数据。
第三，把组合逻辑路径当成时序路径来优化。比如 FMC 读数据总线，如果你在assign FMC_D = fmc_rd ? read_mux(addr_latch) : 32'hz;里让读数据经过了比较长的组合逻辑，工具会认为这只是一个输出延时路径，不会去修正采样点。这里建议在输出端多加一级缓存寄存器，把组合逻辑压到控制信号上，数据通路尽量保持触发器直出。
4. 图像处理、卡尔曼滤波与 FIR 滤波在 FPGA 上的落地细节
4.1 图像处理管线：行缓存与帧缓存怎么选
图像处理是 FPGA 用得比较多的方向，但很多人一开始就把复杂问题搞复杂了。其实 FPGA 图像处理管线的基本思路是：像素时钟驱动，逐像素流过处理模块。这里面最需要想清楚的是缓存策略。行缓存适合局部算子，比如边缘检测、均值滤波、中值滤波，因为计算一个输出像素只需要周围几行的数据；帧缓存则适合全局算子，比如直方图均衡、帧差法、光流计算，因为需要完整的一帧图像参与运算。
行缓冲的实现我推荐用 Xilinx 的 XPM_MEMORY 原语或者用 Verilog 直接写一个基于 BRAM 的移位寄存器。3×3 窗口很简单：第一个 BRAM 输出上一行，第二个 BRAM 输出上上行，当前像素从数据流中直接取，三行像素对齐后组合成 3×3 窗口。这里最大的坑是行同步信号和像素有效信号的处理，不同分辨率下每行有效像素数不同，清零和拉高有效信号的时机必须匹配，否则图像会出现斜条纹。
帧缓存就相对复杂一点，一般用 MIG 控制器驱动 DDR，把一帧数据写入外部内存，再按需要读回。这时候 DDR 带宽和访问冲突就成了主要矛盾，比如 1080p60 输入、1080p60 输出，每个像素按 RGB888 就是 3 字节，带宽至少需要 1920×1080×60×3×2（读写各一次）约 746Mbps？不对，这个算出来是 746Mbps，实际上应该是 1920×1080×60×3×2 = 746,496,000 字节每秒？让我重新算：1920×1080=2,073,600 像素，×60 帧=124,416,000 像素/秒，×3 字节=373,248,000 字节/秒，读写各一次就是 746,496,000 字节/秒，约 746MB/s。DDR3 一片 16bit 的带宽普遍在 6.4GB/s 以上，看上去富余很多，但实际带宽利用率受刷新、bank 切换、命令调度影响，能跑到 60% 就算不错。所以设计帧缓存时，我建议预留 1.5 到 2 倍的带宽余量。
4.2 卡尔曼滤波在 FPGA 上实现的三个关键点
卡尔曼滤波在很多传感器融合项目里都会出现，比如姿态解算、定位导航。FPGA 实现卡尔曼滤波和 PC 上实现完全是两码事。第一个关键点是矩阵运算的定点化。卡尔曼滤波的核心是状态预测和协方差更新，涉及矩阵乘法、矩阵求逆，如果直接用浮点，资源占用和时序收敛都是灾难。工程上一般用定点数 Q 格式，比如 Q1.14，把浮点数乘以 2 的 14 次方后取整，参与运算后需要重新缩放。
第二个关键点是求逆矩阵。卡尔曼滤波中最容易让人崩溃的就是 Kalman gain 计算里那个(H P H^T + R)^(-1)。二维状态可能还能手写公式，四维状态就要动用高斯消元或者 Cholesky 分解了。如果状态维数不高，可以现场化简；维数高，我建议直接用复数除法或者迭代法近似。某些场景下甚至可以牺牲一点精度，用固定增益代替实时求逆，很多工业项目里实测效果还行，但一定要做充分的仿真验证。
第三个关键点是时序控制。卡尔曼滤波在 FPGA 里一般是用一个状态机逐步执行矩阵运算，每个时钟周期算一个乘加，算完一轮状态更新需要几十个周期。如果外部传感器数据是 1kHz，内部计算只需要 100 个周期，那么采用串行结构完全够用，还能大幅减少资源。不要一上来就上并行矩阵加速器，成本高，调试还麻烦。
4.3 FIR 滤波：分布式算法与定点数原理
FPGA 上做 FIR 滤波器，很多人第一反应是“乘加器阵列”，但更高效的实现是分布式算法（DA，Distributed Arithmetic）。它的核心思想是把乘加运算通过查找表变成查表求和，在 FPGA 这种 LUT 资源丰富的器件上非常合适。
以 16bit 输入、16 阶系数为例，普通 FIR 需要 16 个乘法器，但用 DA 算法，先把每个输入信号的每一位拿出来，按位组成查找表的地址，查表得到部分和，再把不同位权重的部分和累加。这个过程中没有乘法器，只有查找表和加法器。代价是输出延迟相对较长，但吞吐率可以通过流水线提高。
另一个核心是定点数的量化。输入信号一般是 ADC 采样出来的 12bit 或 14bit，我们内部运算要用更高位宽来保留中间精度。比如 16bit 输入、16bit 系数相乘会得到 32bit 结果，累加 N 次后位宽还会继续增长。如果把最终输出截断回 16bit，误差可能在低几位出现。工程上的做法是用四舍五入而不是直接截断，或者加入 dither（抖动），这样可以显著降低量化噪声。说句大白话，截断就是“直接把小数丢掉”，四舍五入是“看下一位决定进位”，后者在频域里噪声更低。
5. 高速接口与外设调试实录
5.1 LVDS、MIPI、HDMI 的工程经验
高速接口是 FPGA 项目里最容易让人焦虑的部分。很多人上来就想要 MIPI、HDMI、PCIe 全上，结果板子一跑，眼图一塌糊涂，数据全是乱的。
LVDS 相对好处理一点，它本质上是差分信号，速率在几百 Mbps 级别。用 FPGA 内置的 IBUFDS、OBUFDS 原语就能做单端和差分的转换，关键是 PCB 上要保证差分对等长，阻抗控制在 100Ω±10%。很多工程师在 FPGA 里做了约束，却忘了在 PCB 里控制走线长度差，结果数据引脚之间偏移超过 1ns，接收端采样就会出现跳变。
MIPI 是目前摄像头传感器的主流接口，它有一套 D-PHY 协议，数据线和时钟线都是差分对。FPGA 接收 MIPI 信号时，首先要做的是恢复字节时钟和 lane 对齐，这通常要借助 FPGA 内部的 bitslip 和 byte alignment 逻辑。这里比较麻烦的是各厂商的 IP 核用法差异很大，有的支持连续时钟，有的只支持非连续时钟。我实测过的经验是，先看 FPGA 型号是否有硬核 MIPI 接收器，如果没有，就需要在普通 IO 上用逻辑去解 1Gbps 级别的串行数据，难度会高很多，能不碰就不碰。
HDMI 相对成熟一些，FPGA 侧用 TMDS 编码，数据率在 1.65Gbps 以下时可以直接用 FPGA 的普通 IO 加电平转换驱动，超过这个速率就要考虑 transceiver。如果只是做 1080p60 的 HDMI 输出，参考设计满天飞，按着来基本不会有问题。唯一的忠告是，HDMI 接口的电源和地要做好滤波，否则画面会出现水波纹。
5.2 Xilinx 添加华邦 W25Q SPI Flash
项目里，Xilinx FPGA 的配置镜像经常放在 SPI Flash 里，尤其是 7 系列和小型 Zynq 平台。很多新手在 Vivado 里发现器件列表里没有 W25Q128，其实是默认配置文件没包含这个型号，需要手动添加。
Xilinx Vivado 在生成 bitstream 后，通过Add Configuration Memory Device这一步来选择 Flash 型号。如果你用的华邦 W25Q 系列不在列表里，可以直接在 Vivado 的Edit Device Properties里添加厂商和型号参数。关键是那几个参数：SPI 指令集的 4 字节地址模式、页大小、扇区大小、写使能指令等，这些信息在华邦的 datasheet 里都能查到。配置完成后，生成.mcs文件烧写进去，再把 FPGA 的配置模式跳线设成 SPI 启动就能运行了。
最常遇到的问题有两个。一个是烧写时提示 ID 不匹配，这是因为 Vivado 默认读取的 JEDEC ID 和华邦芯片实际 ID 不一致，需要手动指定厂商 ID 和 memory size。另一个是烧写完成但 FPGA 上电后没有启动，多半是配置模式引脚设置不对，或者启动时钟频率太高。可以把配置时钟从 30MHz 降到 20MHz，能解决一大批 Flash 启动异常问题。
5.3 DDR 读有效信号一直为低的排查思路
调试 DDR 是 FPGA 工程里公认的“深水区”。有一位网友问过“FPGA 控制 DDR 导致 DDR 的读有效信号一直为低”，这个问题我遇到过不止一次，直接说排查思路。
首先要明确，DDR 控制器不是简单地把读使能拉到外面就能工作的。现代 DDR 控制器通常包含初始化、校准、命令调度、数据通路多个模块，读有效信号（比如 MIG 的app_rd_valid）一直是低，说明控制器根本没有进入“正常读命令执行”的状态，或者命令没有成功发送出去。
我建议按以下顺序排查：
第一步，看初始化状态。DDR 控制器上电后要完成 reset、模式寄存器写入、ZQ 校准、读 DQS 训练等流程。MIG 会提供init_calib_complete信号，必须等到这个信号拉高后才能正常读写。如果这个信号一直是低，问题就在初始化链路，大概率是 DDR 的复位时序、时钟频率或者电源电压不对。
第二步，检查用户命令接口。MIG 的命令接口有app_cmd、app_addr、app_en、app_rdy。你拉高app_en时，必须等app_rdy同时为高，命令才算被接受。很多人只拉高app_en，看到app_rdy为低就误以为控制器挂了，实际上控制器只是忙。正确的做法是在app_rdy && app_en同时有效时才发送命令，否则要一直等待。
第三步，检查地址对齐。DDR 的突发长度一般配置成 8，也就是一次读写最少操作 8 个连续地址。如果你的用户地址没有按突发长度对齐，控制器会把地址截断或忽略，读命令永远发不出去。解决办法是把用户地址除以突发长度，得到突发地址。
第四步，检查数据通路。如果app_rd_valid有短暂拉高但很快掉下去，多看看读数据app_rd_data和app_rd_data_valid的时序关系，注意读延迟（cas latency）和附加延迟（additive latency）的配置是否匹配。
第五步，也是很多人忽略的，是 FPGA 与 DDR 颗粒之间信号完整性问题。DDR 跑在 800MHz 以上时，PCB 走线长度、端接电阻、电容都会影响训练结果。如果初始化偶尔成功、偶尔失败，多半是硬件问题而不是逻辑问题，该查眼图就要查眼图。
6. FPGA 面试、选型与新手避坑建议
6.1 面试官真正关心的点
面试的时候，面试官问“你会不会 FPGA”，其实不是真的想让你背诵语法，而是想判断你有没有形成一套完整的设计思路。我参与过几轮技术面试，最常问的问题有三个：一是阻塞赋值和非阻塞赋值的区别及应用场景，二是时序收敛的思路，三是如何估算一个模块的资源用量。
这些问题不是考概念，而是考你有没有“踩过坑”。比如阻塞赋值和非阻塞赋值，表面答案很简单：组合逻辑用阻塞，时序逻辑用非阻塞。但你还要说出更深层的原理，比如非阻塞赋值在仿真时是右值先计算、左值统一更新的，这个机制避免了竞争冒险。如果面试者能举出自己遇到过的一个例子，说明用错赋值方式导致仿真结果和实际板子不一致，那这人的印象分会很高。
第二个高频题是“时序违例怎么解决”。面试官希望你系统化地回答：先看时序报告，是 setup 违例还是 hold 违例；再定位是路径延迟还是组合逻辑延迟；然后考虑优化逻辑级数、调整约束、减少扇出、插入流水寄存器等手段。最忌讳的回答是“我加一个约束就行”，这会让面试官觉得你还停留在表面。
第三个问题是资源估算。面试官可能会问“一个 512×512×8bit 的图像数据要存到 FPGA 里需要多少 BRAM”。这道题看着简单，实际考察的是你对 BRAM 结构的理解。你要算：512×512×8 = 2Mbit，一个 BRAM18 是 18Kbit，至少需要 114 个。但还要考虑读写端口、字长和位宽是否匹配，实际使用可能超过 120 个。能把这个估算逻辑说清楚，面试官会觉得你有工程思维。
6.2 国产 FPGA 与 Xilinx 选型
这两年国产 FPGA 的出场率明显高了，高云、安路这些品牌在低成本、小规模应用里已经能替换很多进口器件。我接触过高云的 GW1N 系列和安路的 EG4 系列，它们的逻辑资源和 BRAM 指标并不差，开发工具链也在快速成熟。尤其是一些消费电子、工业控制场景，不需要高速 serdes、不需要 PCIe 硬核，国产 FPGA 的性价比就凸显出来了。
选型的时候，我建议先想清楚这三件事：速率等级、IO 数量和封装尺寸。很多项目最后发现逻辑资源还有很多，但 IO 不够用，只能被迫选更大的封装，成本直接翻倍。另一件被忽视的事是开发工具的成熟度，Xilinx 的 Vivado 虽然被吐槽资源占用大、编译慢，但网上的资料和 IP 库是国产工具没法比的。如果你手里有一个必须两周交付的项目，选熟的工具链往往比选最优芯片更重要。
选择 Xilinx 还是国产，还需要看团队经验。如果团队里没有人用过国产 FPGA，那即使价格便宜一半也要慎重，因为出了问题连个问的人都没有。反过来，如果只是简单的逻辑控制、启动 FPGA 替代 74 系列逻辑芯片，国产 FPGA 的学习成本很低，完全可以快速上手。
6.3 新手上手路径
最后给新手一个建议路径：不要从 PCIe、DDR 这种超高速接口开始，也不要一上来就研究图像算法的理论推导。先用一块便宜的开发板，把一个 LED 点亮，然后把按键、UART、SPI 这些基本外设跑通。下一步，写一个简单的状态机，比如 UART 接收一帧数据后通过 GPIO 输出，这个过程中你自然就会理解时钟、复位、边沿检测、状态转移这些概念。
之后再尝试把 STM32 或者树莓派和 FPGA 连接起来，随便选一种接口，比如并行总线，实现 MCU 往 FPGA 里写寄存器。这一步会让你理解“对外接口是时序的根本来源”，一旦做通了你的水平立刻不一样。然后再进入图像处理或者信号处理，你会发现之前的基础知识全都能串起来了。中间遇到问题，别死磕，多看看时序报告、多看看信号仿真波形，这两个工具是 FPGA 工程师最靠谱的老师。
这期 2.6 的内容就聊到这里，核心其实是提醒大家，FPGA 工程中最值钱的经验往往来自现场调试和失败复盘。我平时接到项目，不管多赶，都会先把接口时序、资源预算和启动流程这三件事梳理清楚，宁可前期多花半天，也不愿意后期烧十几个晚上。后续我再找机会把 PCIe 硬核的实际使用、国产 FPGA 的工程迁移案例单独整理出来，希望能帮大家少走弯路。
