做射频系统供电的人，大概都有过这种经历：整机电源链路里明明放了一颗LDO，频谱仪上却还是能看到来自前级开关电源的开关频率泄漏——不是开关电源没滤干净，而是LDO自己没扛住。我去年做一个多通道接收机前端，用一颗3.3V LDO直接给VCO供电，VCO相噪底一直比预期高接近10dB，查了整整三天，最后定位到LDO在高频段的电源抑制比（PSRR）衰减太快。那之后我开始系统梳理高性能LDO线性稳压器的架构设计，也就是这篇要讲的内容：高增益、高带宽、高PSRR，三个指标如何在一颗线性稳压器里同时落地。文章不会写得像论文一样端着，更多是我从仿真、流片到实测踩下来的一套实操路径。如果你也在做电源域设计、模拟前端供电，或者正在纠结手头LDO低频性能不错、高频却漏噪声，这篇应该能给你一个比较完整的框架。
1. 高增益、高带宽、高PSRR，为什么恰好凑成一个"难题三角"
1.1 三个指标分别卡住了LDO的哪根命脉
很多人看LDO选型表，只关注压差电压和静态电流，最多再看一眼PSRR在100kHz的值。但如果你把LDO当成一个负反馈系统来拆，真正决定性能上限的其实是环路增益、环路带宽和电源抑制比这三个量。它们对应的分别是一件事的三个侧面：输出电压的精确度、对负载变化的响应速度、以及对外部电源噪声的抵抗能力。
高增益对应的是直流精度。LDO的直流误差和环路增益直接相关，可以用非常朴素的负反馈公式理解：闭环输出误差约等于参考电压漂移、失调和有限增益误差之和除以环路增益。增益从60dB提到80dB，直流调整率就改善一个数量级。这个指标最容易被满足，但前提是你不能为了增益牺牲带宽和稳定性。
高带宽对应的是瞬态响应。负载从1mA跳变到100mA时，输出电压的跌落深度主要取决于环路在跳变后多久能把功率管栅极拉回正确电位。带宽越宽，恢复时间越短，跌落越小。粗略估算，跌落幅度近似于负载电流变化量除以功率管跨导再乘以一个与环路延迟相关的系数，环路延迟就是带宽的倒数。很多工程师用加大输出电容来压跌落，这当然有效，但代价是成本和面积——真正干净的方案是把GBW（单位增益带宽）做上去。
高PSRR则是对电源噪声的综合抵抗能力。这个指标不是单点的，是一条频率曲线。低频段PSRR基本由环路增益决定，高频段则受寄生路径和环路带宽的联合支配。射频系统中，如果LDO输入是DCDC输出，那么开关频率纹波（通常几百kHz到几MHz）正好落在普通LDO的PSRR衰减区，选型稍微马虎一点，纹波就直接穿到后端。
1.2 指标之间的撕扯关系
这三个指标之所以难兼顾，原因在于它们共享同一个环路，而环路中的器件资源是有限的。把增益做高，通常要增大第一级输出阻抗，代价是第一极点往低频走，带宽被吃掉；把带宽做高，就要增大偏置电流或降低节点阻抗，代价是功耗上升，增益可能下跌；高PSRR要求环路在任何频段都能有效抑制电源扰动，在GBW附近还可能会出现PSRR谷值，如果相位裕度不够，这个谷值会很深，甚至出现增益尖峰。
表格式地总结一下这个三角关系：
| 设计目标 | 常见手段 | 连带代价 |
|---|---|---|
| 高增益 | 增大共源共栅级数、Gain-boosting | 极点变多、补偿更复杂、带宽受限 |
| 高带宽 | 增大尾电流、降低第一级输出阻抗 | 静态功耗上升、增益下降 |
| 高PSRR | 提高环路增益、加前馈消除路径 | 稳定性风险、版图复杂度上升 |
工程上最常见的失败模式是：为了把PSRR提到70dB以上，拼命堆增益，结果环路带宽只有一两百kHz，DCDC开关纹波刚好落在GBW之后，PSRR曲线在600kHz附近掉到20dB以下。指标书上低频PSRR很漂亮，实测射频系统里还是一团糟。这就是典型的不看整条PSRR曲线只看单点值踩的坑。
1.3 从应用需求反推设计指标
设计一颗LDO，第一步永远不是画原理图，而是把负载需求翻译成环路指标。以我给射频前端供电的实际用例来说：输入3.3V，输出1.8V，最大负载电流100mA，最小负载电流1mA，输出电容1μF陶瓷电容，DCDC前级开关频率大约1.2MHz。这个应用场景下，我给自己定的目标是这样一组：
- 直流环路增益：≥85dB，对应输出调整率在几百μV量级。
- 单位增益带宽：≥3MHz。这个数字很关键，要让1.2MHz处的环路增益依然足够，才能有效压制开关纹波。
- 相位裕度：≥60°，覆盖所有负载电流和温度工艺角。
- PSRR：10kHz处≥65dB，1MHz处≥30dB。注意，1MHz处必须看，那才是DCDC开关频率所在的区域。
这几个数字相互牵连。85dB增益意味着第一级至少要有60dB，功率管再贡献20~25dB；3MHz带宽意味着主极点至少要在几十kHz以上，输出极点则必须推到3MHz以外；PSRR要求高带宽和低寄生耦合同时成立。后面所有架构选择，都围绕这组目标展开。
2. 架构核心：折叠共源共栅误差放大器、PMOS功率管与自偏置参考
2.1 PMOS功率管在这个场景下的必然性
功率管选PMOS还是NMOS，是做LDO架构时绕不开的第一个选择题。NMOS功率管构成源跟随器结构，输出阻抗天然低，输出极点容易做高，在高带宽设计里有明显优势；但它有一个致命问题：栅压要比输出电压高一个VGS，这就意味着输入电压必须比输出高至少一个阈值电压以上，压差做不到200mV以内。如果想用低压差，必须给栅极驱动加电荷泵，这会引入额外的开关噪声，和高PSRR的目标直接冲突。
所以在这个项目里我选的是PMOS共源接法。PMOS功率管的源极接VIN，漏极接VOUT，压差只需要满足功率管进入线性区所需的余量，通常100mV到200mV就能工作。代价是输出极点的位置严重依赖负载电阻和功率管跨导——轻载时输出极点非常低，稳定性压力全在补偿网络上。这个代价躲不掉，但可以通过补偿策略来化解，后面单独说。
PMOS功率管的尺寸也要细致推敲。满载100mA、压差150mV，在典型工艺角下需要的导通电阻约1.5Ω。按PMOS单位面积导通电阻估算，功率管宽长比要做到几千甚至上万，会占不小的版图面积。功率管选大了，寄生电容变大，栅极极点压低，补偿难度上升；选小了，压差电压不达标。经验上建议把功率管的W/L按照满载电流下Vov约100~150mV来定，然后留20%裕量。版图上用finger画法，源漏共用，栅电阻尽量均匀分布，否则瞬态大电流时栅极电压会出现局部延迟。
2.2 第一级放大器为什么选折叠共源共栅
误差放大器的拓扑直接决定了增益、噪声和PSRR的下限。套筒共源共栅放大器在所有拓扑里增益最高、噪声最低，但输出摆幅小，输入共模范围也窄。LDO的输入共模是输出电压经分压后反馈回来的电压，通常在0.5V到1.5V之间，这个范围套筒结构也能覆盖，但它输出端只有一个节点，想要驱动后面的功率管大摆幅就有点捉襟见肘。
折叠共源共栅放大器是多了一组折叠管，把输入对管的电流折到共源共栅负载上，输出摆幅比套筒大了不少，增益依然可以做得很高。以PMOS输入对管为例，第一级增益约等于输入跨导乘以输出阻抗，输出阻抗由共源共栅管和偏置管的输出阻抗并联决定，典型值在几十MΩ到几百MΩ，对应增益可以到50~60dB。如果后面再加上Gain-boosting，单级增益冲到80dB也不奇怪。对LDO来说，第一级贡献主要增益，功率管只需要贡献十几到二十几dB，整体环路增益轻松超过85dB。
还有一点容易被忽略：折叠共源共栅结构把输入对管和输出节点天然隔离开，电源噪声从VIN到第一级输出的耦合路径比较小。这对PSRR是有利的。如果用简单五管运放做第一级，VIN的噪声会通过输入对管的沟道调制直接注入输出，低频PSRR想做到70dB以上非常困难。
2.3 增益增强带来的90dB以上增益
如果目标增益在85dB以内，普通折叠共源共栅就够了。但考虑到工艺角下输出阻抗会掉，MOS管的r_o随温度变化明显，我会在第一级共源共栅管上叠一层Gain-boosting辅助放大器。它的原理不复杂：辅助放大器把共源共栅管的源端电位钳在和偏置电压一样的位置，这样从主放大器输入到输出的等效输出阻抗被提升了约等于辅助放大器增益的倍数。总增益可以比不加时高出30~40dB。
Gain-boosting在LDO里有一个必须小心的点：辅助放大器自身是一个小环路，它会引入一对在环内的极点，位置通常比较高，但如果辅助放大器的带宽不够，这对极点会出现在主环路GBW附近，相位裕度直接被打穿。我的做法是把辅助放大器单独做宽带宽设计，用很小的偏置电流换取高GBW，保证辅助环路GBW至少是主环路GBW的10倍以上。这里没有捷径，仿真时必须扫全PVT，看辅助环路的相位裕度是不是在所有corner下都足够。
2.4 偏置电路的PSR要求
偏置电路常常是PSRR设计的盲区。很多人把电流基准电路随便做一个自偏置结构，二极管连接管做负载，结果VIN上的噪声通过偏置电流直接调制误差放大器尾电流源，再通过尾电流源进入主信号通路。低频PSRR会被它拉低好几个dB。我做的电流基准用了共源共栅电流镜加自偏置启动电路，整体结构类似带隙基准的偏置部分，目的只有一个：让偏置电流对VIN的变化不敏感。对PSRR的实测验证来说，偏置电路的贡献很难单独分离，但你可以做一次对比仿真：把偏置电流改成理想电流源，再换成实际偏置电路，看PSRR曲线的差别。这个差就是偏置电路拖的后腿。
另外，启动电路也不能随便接。传统启动电路如果在LDO正常工作后还残留一个从VIN到地的低阻支路，高频噪声会顺着这个支路耦合到基准节点，影响整个环路。启动完成后要把启动管彻底关断，这一点在版图时尤其要落实，节点浮空时要留够防止漏电的空间。
3. 把带宽"顶"上去的补偿策略与仿真调参路径
3.1 传统Miller补偿在高带宽需求下的窘境
LDO天然是一个两级结构：第一级误差放大器，第二级功率管。补第一级输出端的极点，最顺手的就是Miller补偿——一个电容跨接在第一级输出和LDO输出之间，通过功率管的增益把等效电容放大，主极点被推到很低。主极点低了，增益带宽积就受限，想提高GBW就得加大第一级偏置电流，功耗上不划算。
更重要的是第二极点的位置。LDO输出端的等效输出电阻是R_L和功率管r_o的并联，在轻载时R_L很大，输出极点小得可怜。假设负载1mA，输出电容1μF，功率管跨导按50mS算，输出极点大约在8kHz左右。如果GBW做到3MHz，这个第二极点就在带宽以内，相位裕度会非常难看。传统做法是增加一个调零电阻和Miller电容串联，把ESR零点放到合适位置来抵消第二极点的相位影响，但这个过程在负载从1mA变到100mA时是动态漂移的，零点一旦离第二极点太远，相位裕度就不够。
所以结论是：想同时拿高增益和高带宽，不能在传统Miller补偿这一棵树上吊死。要么引入动态零点追踪，要么用有源反馈补偿来实时调整主极点位置。
3.2 有源反馈补偿的思路
有源反馈补偿（AFC）的核心思想是：从LDO输出端取一个与输出电压相关的电流信号，反馈回第一级输出节点，等效在节点上并联一个与频率有关的阻抗。频率越高，这个反馈支路的等效导纳越大，主极点被推向更高频，GBW自然就上去了。
具体实现时，我用了一个小尺寸PMOS管作为反馈管，源极接VOUT，漏极接第一级输出节点，栅极接在电阻分压网络的一个中间节点上。输出端的动态变化通过这个管子转换成电流，灌入第一级输出节点，形成一个对地的动态低阻路径。这个管子的跨导不能太大，否则低频增益也会被吃掉，需要在低频时基本不导通，高频时提供足够的退耦效果。管子尺寸和偏置点要结合AC仿真反复调，通常让它工作在弱反型区边缘。
AFC引入了一个新的内环，这个内环本身也要稳定。我的经验是，辅助反馈管的极点必须远高于主环路GBW，或者通过补偿电容把它推到GBW之外，否则会出现高频段震荡。在仿真里最容易看到的现象是相位裕度在某个频率点突然跳变，那就是AFC支路在作怪。遇到这种情况，先调反馈管的偏置电阻，把工作点往下压，再看主环路相位曲线是否恢复平滑。
3.3 自适应偏置如何随负载调节带宽
LDO负载范围很宽，功耗和带宽的需求随负载变化而变。自适应偏置的思路是：负载电流大的时候，功率管跨导大，输出极点高，环路可以承受更高的带宽；负载电流小的时候，功率管跨导小，输出极点低，需要把带宽收一收来保证稳定。要做到这一点，最简单的方式是把功率管的电流按比例镜像出来，反馈到误差放大器的尾电流源。负载电流大，尾电流跟着大，第一级跨导提高，GBW自动往上走。
这个比例镜像我试过好几种，最后用的是共源共栅电流镜加电平移位结构，避免功率管源极端点电压变化的影响。镜像比例取1:500到1:1000之间，太小则尾电流增量不明显，太大则功耗浪费。实现时还有一个隐藏问题：轻载时镜像电流可能小到接近漏电水平，尾电流源进入亚阈值区，第一级增益和噪声特性都会变化。所以我在尾电流源里并联了一个固定的小电流，保证最低偏置，这个电流通常在5μA到10μA之间，成为静态电流的主要贡献者。
自适应偏置本身也是PSRR的朋友——它让轻重载下的环路带宽始终保持在负载极点之上，PSRR曲线不会出现某个负载点突然恶化的凹坑。
3.4 开环AC仿真中的调参路径
调补偿最忌乱试。我的仿真流程是按固定顺序来的：
| 步骤 | 操作 | 关注参数 |
|---|---|---|
| 1 | 断开环路，在反馈分压电阻前插入AC激励源，用stb方法或iprobe方式测环路增益 | 增益、GBW、相位裕度 |
| 2 | 扫描1mA到100mA负载，每个负载点看主极点和输出极点的位置 | 极点是否分离 |
| 3 | 调整补偿电容Cc和零点电阻Rz，使GBW达到目标，同时PM≥60° | GBW、PM |
| 4 | 引入AFC支路，重复步骤2和3，观察主极点变化 | 第一极点频率是否上移 |
| 5 | 加上偏置电路后重新扫描，确认偏置没有拖累相位 | 各corner下PM |
| 6 | 全corner扫描（TT/FF/SS，-40/25/85℃），记录最差PM | 最差相位裕度 |
有一个典型现象值得记录：在TT corner下GBW和PM都很好，一到SS且85℃时，功率管跨导下降，输出极点往前移，PM可能掉到45°。我的解决方法是把AFC反馈管的尺寸加大，使其在高温SS下仍然能提供足够的动态导纳；同时把零点电阻Rz往小调一点，让零点位置更靠近轻载时的输出极点。这一步调整对TT corner的影响很小，对SS corner的拯救却非常明显。最后全corner扫描PM最低值能控制在58°以上。
4. 高PSRR的落地细节：前馈纹波消除与寄生路径治理
4.1 PSRR在不同频段的机理
PSRR的完整表达式可以写成输出端的电源扰动除以输入端的电源扰动，用负dB表示。它不是一条平直的线，常规LDO的PSRR曲线大致分三段：
- 低频段（几十Hz到GBW的一半）：PSRR主要由环路增益决定。环路增益越高，抑制能力越强，这一段PSRR的斜率和环路增益的斜率一致，通常是-20dB/dec。
- 中频段（GBW附近）：环路增益已经降到1附近，反馈的抑制作用开始失效，PSRR往往会出现一个明显的谷值。如果相位裕度小，这个谷值还会加深，甚至表现为正值增益，也就是电源噪声被放大了。
- 高频段（超过GBW）：环路完全不参与调节，PSRR主要取决于输出电容对电源扰动的分压，以及功率管寄生电容的泄漏路径。输出电容越大，这一段PSRR越好；但功率管Cgd越大，泄漏越明显。
理解了这三段，优化策略就清晰了：低频段靠高增益，把GBW往外推可以顺带改善中频段；高频段则要靠前馈消除和版图手段，不能指望环路再做贡献。
4.2 前馈纹波消除的实现与计算
前馈纹波消除（Ripple Feed-forward）的基本思想是：让VIN上的纹波直接耦合到功率管栅极，产生一个与功率管源极扰动反相的电流，在输出端与原有泄漏噪声相互抵消。这个技术听上去有点反直觉——不是把噪声隔离掉，而是主动引入一条噪声路径来抵消另一条路径。
具体实现时，我在功率管栅极和VIN之间接了一个小电容Cff，典型值1~3pF。VIN上的纹波通过Cff耦合到VG，在功率管栅极产生一个与VIN同向的扰动。PMOS功率管栅源电压Vgs等于Vg-Vin，当Vin增大时，Vg也增大，如果两者变化量相等，那Vgs不变，输出电流自然不变——这恰恰是我们想要的。理想情况下，完全补偿的条件是栅极扰动等于源极扰动，即耦合系数为1。实际电路中Cff和栅极寄生电容Cgg形成分压，VG上的扰动等于VIN×Cff/(Cff+Cgg)，永远小于1，所以只能做到部分抵消。
为了弥补这个不足，我加了一级源极跟随器做前馈缓冲。源极跟随器的栅极接VIN，源极通过一个小电阻接到功率管栅极，这样VIN的纹波可以接近单位增益地传递到功率管栅极。源极跟随器本身跨导很高，输出阻抗低，可以驱动功率管栅极的寄生电容。代价是增加了静态功耗和一个额外的信号路径，路径上的极点必须远高于GBW。综合下来，用前馈缓冲加Cff的组合，在1MHz附近的PSRR能改善10~18dB。
要注意的是，前馈路径在低频时不希望起作用，否则它会干扰正常的环路动作。所以在设计时要给前馈路径加高通特性：用串联电容耦合，低频时电容阻抗高，前馈增益自然为零。这个高通转折频率一般设置在GBW后面一点，这样低频环路控制不受影响，高频则完全由前馈接管。
4.3 Cgd寄生耦合的治理
功率管的Cgd是高频PSRR的隐形杀手。VIN上的高频噪声可以通过Cgd直接耦合到输出端，完全不经过环路，也不经过前馈路径。这个耦合路径的大小随功率管尺寸增大而增大，偏偏高电流LDO的功率管又必须做大，Cgd往往有几百fF到几pF。
治理方向有两个：一是减小从VIN到VOUT的耦合，让VIN信号不能直接穿过Cgd；二是在输出端用大电容把噪声压住。前者很难从器件层面根治，只能在版图上想办法——将功率管漏极到源极的寄生交叠电容尽量减小，例如使用环栅版图结构。后者则比较现实：在输出端并一个大容量陶瓷电容，高频时C_L的阻抗比泄漏源阻抗低得多，噪声优先被旁路到地。实测表明，输出电容从1μF加到4.7μF，在10MHz处的PSRR可以改善10dB以上。
不过加输出电容要付出稳定性代价。设计时我在输出级额外做了一个小阻值串联的零点补偿网络，让C_L变大后输出极点的位置不至于太靠前。最终在仿真里验证过，输出电容4.7μF时，轻载PM还能维持在55°以上。
4.4 外部负载电容对PSRR的影响
很多人只把负载电容当稳定性的解药，忽略了它对PSRR的双面影响。陶瓷电容的高频ESR只有几毫欧，对高频PSRR是巨大的帮助；但ESR不是一个纯阻性元件，它有寄生电感，在几十MHz以后阻抗会抬头，PSRR曲线出现峰值。这个峰值我是通过电容并联来压制的——用一颗1μF小封装的大容量MLCC并联一颗0.1μF的高频去耦电容，两个电容的寄生频率不同，形成互补。
还有一点是电容的直流偏压特性。X5R电容在接近额定电压时实际容值可能掉到标称的50%以下，如果你的LDO输出是3.3V，用了6.3V耐压的X5R，那实际容值大幅缩水，输出极点位置也跟着变。选型时必须看容值与直流偏置曲线，按最差容值做稳定性复核。这一点在LDO选型和应用笔记里反复出现，但在设计阶段容易被忽略，等到量产测试才暴露。
5. 从仿真到量测：实际调试中绕不开的问题
5.1 PSRR仿真testbench怎么搭
PSRR仿真测试bench看似简单，其实有几个容易出错的细节。首先，在VIN端口需要叠加一个AC小信号源，幅度通常设为1V的AC，然后在VOUT看输出AC响应，画出的Vout_ac曲线就是PSRR的倒数。常见错误是忘了在VIN上同时保留直流工作点，导致LDO没有正常偏置；或者AC源放在LDO输入引脚之外的串联电阻后面，使得实际注入到LDO输入端的AC信号被电阻分压，PSRR测量值比实际更好。
我建议仿真时至少做三组扫描：
| 扫描维度 | 范围 | 目的 |
|---|---|---|
| 负载电流 | 1mA、10mA、50mA、100mA | 覆盖轻载到满载 |
| 输出电容 | 1μF、4.7μF、无片外电容 | 看不同使用场景 |
| 温度/工艺角 | TT、FF、SS，-40至85℃ | 确认最差情况 |
PSRR最好和最差往往不是同一个corner，有些设计在FF corner高频PSRR特别差，因为FF下功率管Cgd更大。所以一定要把最差PSRR的corner找出来，而不是只报TT下的漂亮曲线。
5.2 实测PSRR的装置与常见偏差
实测PSRR的典型装置是：用一个信号发生器加功率放大器，通过注入变压器和隔直电容把1MHz以下的正弦波纹波叠加到LDO的VIN端，再用高精度示波器或者频谱分析仪测VOUT端的纹波幅度。这里最大的迷惑点在于注入点的阻抗匹配。如果注入变压器到LDO输入之间走线过长，寄生电感会和输入电容形成串联谐振，在谐振频率附近测出的PSRR会被污染。
我习惯在注入点和LDO输入之间加一个宽带缓冲器，然后用50Ω同轴线把信号源连进来，确保注入信号频谱平坦。测量VOUT端纹波时，探头的接地线要尽量短，否则探头自身的环路电感也会淹没高频PSRR的真实表现。还有一点，注入信号的幅度不能太大——LDO在这个频段还是线性系统，注入超过200mVpp的纹波会让功率管栅极进入非线性区，PSRR测量值偏低；但注入太小又会受示波器底噪限制。我常用100mVpp，同时配合频谱仪的窄带测量模式，把底噪压到-100dBm以下。
5.3 版图布局与电源隔离
版图是PSRR设计里最后一道关口，也是最容易被轻视的。功率管流过的大电流会产生磁场，这个磁场会在相邻的敏感回路中感应出噪声电压。反馈分压电阻的顶端接在VOUT采样点，如果这个采样点走在功率管输出的大电流路径附近，负载突变时采样点上的地弹会在反馈网络上叠加噪声，瞬态响应和PSRR双双变差。
我的布局原则是：功率管和输出走线形成一个大电流回路，这个回路尽量占一个独立的版图区域；反馈采样走线用Kelvin连接，从输出电容焊盘远端点引出，不共享大电流路径。误差放大器的输入对管周围放保护环，接地回路单点连接，避免功率管的源极电流流过保护环产生地噪声。另外，反馈分压电阻底下不跑任何功率走线，分压电阻所在的顶层金属上方加屏蔽层接地，这个改动对1MHz以上PSRR的改善非常明显。
5.4 一组代表性实测结果与教训
回到我最初做的那颗LDO，最终在TT/25℃下直流增益约88dB，GBW接近5MHz，PM在重载时62°、轻载时58°。PSRR实测在10kHz时为72dB，100kHz为58dB，1MHz为36dB，比起市面上一颗常规高PSRR LDO产品平均高出了8~12dB。更关键的是整条PSRR曲线在GBW附近没有出现明显的谷值，这得益于前馈纹波消除把GBW附近的PSRR谷底填平了不少。
但也有一次教训很深刻。在SS/85℃下，我第一次投片版本的PM掉到45°，原因是AFC支路的偏置电流在高温下漂移，动态导纳下降，补偿作用变弱。后来我在AFC反馈管的偏置电路里并联了一颗随温度变化的补偿电流，让它在高温时多提供一点偏置，问题才解决。仿真时SS和高温两个corner的极限组合非常容易暴露这类问题，凡是带偏置敏感节点的设计，都必须在投片前把SS+高温、FF+低温这几个极端组合跑满。
另外还有一个实际测试中常踩的坑：初版测试板VIN走线过细，1.2MHz的纹波注入时，走线寄生电感与输入电容谐振，PSRR测出来比仿真值差15dB，一度以为是设计问题。后来把输入走线加宽、加粗，输入电容旁边再加一颗100nF高频电容，实测值立刻恢复正常。测试板的电源走线设计，对LDO的PSRR验证结果影响非常直接，千万不要忽视。
这篇架构梳理到这里，核心路径已经完整了：选PMOS功率管保证低压差，用折叠共源共栅加Gain-boosting把增益做高，用AFC加自适应偏置把带宽推上去，再用前馈纹波消除和版图隔离来补PSRR的最后一公里。每个环节单独拿出来都不是什么黑科技，难的是让它们在同一个环路里协同工作。我最后的体会是，LDO设计本质上是在做平衡——增益、带宽、功耗、稳定性之间没有免费的午餐，关键是把每个指标的杠杆向正确的方向压一点点，然后认真做全corner的仿真验证。对正在做电源设计的朋友，这篇如果能在你调试PSRR谷值或补偿网络时帮你节约一两天排查时间，那就算值了。
