1. 为什么是玻璃基板：CPO 引发的封装材料变局
CPO（Co-Packaged Optics，共封装光学）这几年在数据中心、AI 算力集群里被反复提起，核心逻辑其实很朴素：传统可插拔光模块离交换芯片越来越远，信号经过 PCB 走线、连接器、光模块外壳，每一段都是损耗和功耗的来源。到了 112G SerDes 甚至 224G SerDes 时代，电信号在普通 PCB 板材上能跑的距离被物理规律卡得死死的，与其在电域里硬撑，不如把光引擎直接塞到和交换芯片同一个封装基板上，让光信号尽早接管互连。这个思路就是 CPO。
但 CPO 真正落地时，第一个被卡住的就是封装基板材料。传统 FC-BGA 封装用的有机载板（通常是 ABF 或 BT 树脂体系），热膨胀系数（CTE）在 15~17 ppm/°C 左右，而硅芯片的 CTE 只有 2.6~3.3 ppm/°C。芯片尺寸越做越大，倒装焊的凸点数量越来越多，有机基板和硅芯片之间的热失配应力就越发明显。更麻烦的是，CPO 要在基板上同时布置交换芯片、光引擎、驱动芯片、无源器件和光纤耦合结构，布线密度、对位精度、表面平整度要求都远超传统封装。有机基板在细线路（L/S 小于 5/5 μm）上的尺寸稳定性和平面度已经有些力不从心，加上翘曲控制难度大，良率上不去。
玻璃基板在这个时候进入视野，完全是材料特性使然。玻璃的 CTE 可以做到 3~4 ppm/°C，与硅片高度匹配，热失配问题从根源上缓解。表面平整度和粗糙度方面，玻璃经过抛光后可以达到亚纳米级粗糙度，这对高密度布线和高精度光耦合意义重大。再者，玻璃的介电常数（Dk）通常在 5~6 左右，比 ABF 树脂的 3.3~3.8 偏高，但在高频下的介电损耗（Df）可以做到很低，且玻璃没有玻纤布编织效应，介电性能的各向同性远好于有机材料。还有一个常被忽略的优势——玻璃的刚度高，同等厚度下翘曲控制明显优于有机载板，这在大尺寸封装里尤其关键。
这篇内容适合正在做 CPO 封装选型、先进封装材料评估，或者对下一代封装技术路线做预研的工程师。我会把玻璃基板选型时需要关注的参数、供应商格局、设计规则、测试验证方法，以及我在实际评估中踩过的坑，一次性讲清楚。
2. 选型前必须想清楚的四件事
2.1 你的 CPO 架构决定了基板形态
很多朋友一上来就问“玻璃基板哪家好”，我只能说这个问题问早了。选型的第一步不是选材料，而是先明确你要做的是哪种 CPO 架构，因为不同架构对基板的需求差别极大。
目前 CPO 大致分三类。第一类是 2D 平面集成，光引擎和交换芯片并排放在同一块基板上，通过基板上的高速走线互连，结构简单、工艺成熟度最高，但对基板的布线密度要求很高，因为要同时容纳两种芯片的扇出布线。第二类是 2.5D 集成，中间加一块硅中介层（silicon interposer），芯片和光引擎都放在中介层上，中介层再贴到基板上，这种方案对基板的要求相对宽松，但成本高，硅中介层本身就是大开销。第三类是 3D 堆叠，光引擎直接堆叠在交换芯片上方或旁边，通过 TSV 或 micro-bump 互连——这是最难做的，对基板的平整度、翘曲、热管理都提出了极高的要求。
从材料角度说，2D 平面集成是玻璃基板最合适也最先落地的场景，因为它完全靠基板来解决高密度布线和光耦合精度问题。2.5D 方案里玻璃基板主要替代有机基板，优势在于翘曲控制和尺寸稳定性，3D 堆叠目前还比较远，选型时可以暂不考虑。
2.2 玻璃基板不是“一块玻璃”
这也是新手最容易产生的误解——以为玻璃基板就是拿块普通玻璃刻电路。实际上，面向封装用的玻璃基板是一个复杂系统，核心结构包括玻璃芯层、TGV（Through Glass Via，玻璃通孔）、正反面的再布线层（RDL）、以及表面钝化和焊接工艺。
目前主流技术路线分为“玻璃通孔基板”和“玻璃薄膜基板”两类。TGV 基板走的是类似硅中介层的思路，在玻璃上打孔填铜，实现垂直互连，适合高密度、大尺寸的 2.5D/3D 封装场景。玻璃薄膜基板则是在玻璃表面做多层 RDL，不依赖 TGV，结构更简单，适合对密度要求不高但需要超平整表面的场景，比如光电共封装初期产品的过渡方案。
选型时，你需要先判断自己需要的是 TGV 路线还是薄膜路线。前者要关注的参数包括玻璃厚度、孔径与深径比、填铜电阻率；后者则聚焦表面粗糙度、RDL 线宽线距能力、层间对准精度。两条路线没有绝对优劣，完全看应用场景。
2.3 光学耦合方式直接影响基板精度要求
CPO 区别于普通电封装的核心在于光耦合。目前主流的光耦合方式有两种：一种是边缘耦合（edge coupling），光线从光引擎的波导端面水平射出，通过透镜或棱镜转向后耦合进光纤；另一种是表面耦合（surface coupling），利用光栅耦合器把光从垂直方向耦合进波导。
表面耦合对基板的平整度和光栅位置的精度极其敏感，因为光栅耦合的效率对垂直距离和水平偏移的容差很小，通常要求基板表面的翘曲在整个耦合区域内控制在几微米以内，而光引擎贴装位置与基板上对准标记的精度同样需要达到微米级。边缘耦合相对宽容一些，但对基板上光纤阵列槽的加工精度和机械强度要求更高——如果用 V-groove 来固定光纤，那么玻璃基板能否加工出高精度凹槽，就成了选型标准之一。
这意味着选型时不能只盯着电性能，光学耦合方案也要一并考虑。如果做表面耦合，基板翘曲是首要指标；如果做边缘耦合，基板可加工性和机械精度更重要。这两个方向对供应商能力的要求有明显差异。
2.4 热管理需求决定了基板热物性
CPO 封装的热密度非常高，交换芯片本身功耗轻松突破 300W，光引擎的功耗相比虽然低，但对温度极其敏感——激光器的波长漂移、调制器的效率、光接收机的灵敏度都会随温度变化。硅光芯片的工作温度通常建议控制在 70°C 以内，激光器更严格，超过 85°C 时输出功率会明显下跌，寿命也会缩短。
玻璃基板的热导率大约在 1 W/(m·K) 左右，远低于硅的 150 W/(m·K)，也低于不少陶瓷材料。单从散热角度讲，玻璃并不占优。但玻璃基板的优势在于厚度可以做得比有机基板薄，加上 CTE 匹配带来的热应力降低，可以在基板内部和表面布置更多散热通孔和热通道，整体热阻不一定比有机基板差。
选型时要重点关注玻璃基板的热导率沿厚度方向的值、热通孔（thermal TGV）的密度和导热能力、以及供应商是否提供与均热片（heat spreader）或微流道散热结构集成的方案。如果散热问题解决不了，玻璃基板再好也上不了高功耗产品。
3. 核心选型参数深度解析
3.1 CTE：玻璃基板的立身之本
CTE（热膨胀系数）是整个玻璃基板选型里最先要确认的参数。玻璃的 CTE 可以在很宽的范围内调节，从 0.5 ppm/°C 到 10 ppm/°C 甚至更高都能做出来，关键在于配方调整。和硅芯片（CTE 约 2.6~3.3 ppm/°C）匹配是首选目标，所以封装级玻璃基板的 CTE 通常控制在 2.8~3.5 ppm/°C 这个区间。
但这里有个容易被忽略的细节：CTE 并不是一个常数，不同温度区间下数值会变化。半导体封装要经历回流焊（峰值温度 245~260°C）、可靠性测试（-55~125°C 或更高）、以及长期高温工作（85~105°C）等多个阶段。只看室温 CTE 是不够的，必须看 CTE 随温度变化的曲线（CTE-T 曲线），确认在整个封装工艺窗口内，玻璃和硅的 CTE 差值都保持在可控范围。
另外，CTE 的各向同性也很关键。有机基板因为有玻纤布方向性，X/Y 方向的 CTE 和 Z 方向差异很大。玻璃在 XY 平面内是各向同性的，但不同供应商的玻璃在 Z 方向 CTE 上可能有差异，这个差异直接影响过孔（via）在温度循环中的可靠性。选型时建议直接向供应商索取完整的 CTE 温度曲线数据，而不是只拿一个室温数值。
3.2 Dk/Df：高速信号传输的关键
CPO 场景里基板上跑的是 112G/lane 甚至 224G/lane 的高速信号，基板的介电性能直接决定信号完整性的天花板。Dk 影响信号传输速度，Df 影响信号损耗。一般来说，低 Dk 意味着更高的传输速度，低 Df 意味着更少的损耗，二者都希望尽量小。
玻璃基板的 Dk 通常在 5~6.5 之间，取决于玻璃配方。对比 ABF 载板（Dk 约 3.3~3.5）确实偏高，这会带来一个直接影响——信号在玻璃基板上传输的时延略高，阻抗控制的线宽线距也需要相应调整。但玻璃的 Df 可以做得非常低，部分低损耗玻璃在 10 GHz 以上频段 Df 可低至 0.003~0.005，而普通 ABF 在同等条件下的 Df 约 0.005~0.010。低 Df 意味着更低的插入损耗，这对长距离片上互连非常重要。
选型时需要特别关注 Df 的频率特性。有些玻璃在低频下损耗很低，但上了 28 GHz 甚至 56 GHz 后损耗会明显上升。供应商提供的数据如果只标到 10 GHz，建议要求补充到毫米波频段。同时，玻璃表面的 RDL 布线是用铜做的，铜的粗糙度也会显著影响高频损耗——这里的衬底表面越光滑越好。玻璃基板的表面粗糙度可以做到 Ra < 1 nm，但后续 RDL 制程中溅射种子层、电镀铜的粗糙度控制，同样会影响最终插损表现。
3.3 TGV：垂直互连的工艺能力
TGV 是玻璃基板区别于有机基板和陶瓷基板的核心工艺特征。在玻璃上打孔并不难，难的是打出高深径比、侧壁光滑、无微裂纹的孔，然后在孔内可靠地填铜。目前主流工艺包括激光诱导深孔（LIDE）、机械钻孔、干法刻蚀和湿法刻蚀，其中德国 LPKF 的 LIDE 工艺和康宁的融合拉制加激光刻蚀路线是业界较常见的选择。
选型时关注的 TGV 参数主要有孔径、深径比、孔间距（pitch）、侧壁粗糙度、填铜电阻率、以及绝缘层的可靠性。当前玻璃基板的 TGV 孔径通常在 20~100 μm 范围，深径比可做到 1:1 到 1:20 左右——深径比越高，布线密度越高，但填铜难度呈指数级上升。孔径的均匀性尤其重要，如果同一片玻璃基板上不同位置的孔径差超过 5 μm，后端光刻对位就会出问题。
TGV 的侧壁质量直接影响绝缘层质量。玻璃本身是绝缘体，但激光钻孔会在孔壁留下微裂纹和残渣，如果不做处理直接填铜，后续可能在热循环中开裂或产生漏电通道。所以靠谱的供应商会在激光打孔后做蚀刻抛光（etch polish）来去除热损伤层。选型时要问清楚他们用的什么技术，有没有做侧壁处理，以及处理的均匀性如何。
3.4 表面粗糙度与平整度：光耦合的生命线
前面反复提到表面质量，这里展开说一下具体参数。CPO 光引擎贴装时，通常采用 FC（倒装焊）或 CoW（Chip on Wafer）工艺。如果是表面耦合，光栅耦合器离基板表面的距离直接影响耦合效率，这个距离的偏差要控制在 ±10 μm 甚至更小。而基板表面的翘曲会直接影响贴装后光引擎与光纤耦合结构之间的空间位置，这决定整个光学模块的效率——单模光纤的模场直径只有 9 μm 左右，一点点高度偏差就会导致效率急剧下降。
基板表面的粗糙度主要影响 RDL 制程的良率。粗糙度过大，光刻胶涂布不均匀，线条边缘粗糙度（LER）变差，高频损耗上升。玻璃本身可以通过抛光把 Ra 做到 0.5 nm 以下，但问题是——基板在加工过程中要经过多道 RDL 制程、RDL 需要做表面活化，这些处理会不会破坏原始光洁度，需要看供应商的整体工艺能力。选型时不能只看裸玻璃的数据，要看成品基板（做完 RDL 后）的最终表面质量。
翘曲方面，玻璃基板的优势在于高刚度。同样厚度下，玻璃的杨氏模量约 70 GPa，是有机基板的 2~3 倍。但玻璃是脆性材料，翘曲过大容易直接碎裂，而且破裂前的形变很小，没有明显的塑性屈服阶段。所以选型时要特别关注供应商的翘曲控制指标——一般是看整片基板（通常 200 mm 或 300 mm）上的总翘曲值（warpage），单位常用微米表示，对 CPO 应用来说建议控制在 100 μm 以内，光学耦合区附近要更严格。
3.5 高密度布线能力：RDL 线宽线距与层数
玻璃基板的另一个核心卖点是可以实现比有机基板更细的线路。当前有机基板在量产端可以做到 L/S = 8/8 μm，先进制程做到 5/5 μm 已经很不错，再往下良率损失非常大。玻璃基板的表面平整度高、没有玻纤布干扰，理论上可以支持 L/S = 2/2 μm 甚至 1/1 μm 的制程。
但这里要泼一盆冷水：基板表面能布线，和整块基板能稳定量产细线路，是两码事。玻璃基板的 RDL 制程目前还在快速演进阶段，大面积上的线宽均匀性、层间对准精度（overlay）还不像硅晶圆厂那样成熟。选型时建议关注供应商的 RDL 制程良率数据和统计过程控制能力，最好能看到实际产品的 UPH（每小时产出）和缺陷密度数据。
布线层数也是一个平衡点。玻璃基板技术上可以做很多层 RDL，但每加一层都会带来成本上升和良率下降。CPO 应用中，50%~70% 的布线其实是通过高密度走线和 TGV 共同完成的，RDL 层数不见得需要太多。更务实的做法是：先算清楚你的 IO 数量、电源分配网络（PDN）需求、信号完整性要求，再反推需要的 RDL 层数，而不是上来就要 10 层 12 层。层越少，成本越低，良率越高，周期越短。
3.6 翘曲：封装良率的隐形杀手
接着聊翘曲。CPO 封装里基板翘曲会造成三个典型问题：第一，光刻对位跑偏，RDL 层间对准精度恶化；第二，芯片贴装时倒装焊点对准偏移，严重时虚焊或桥接；第三，后续塑封（molding）或散热盖贴装时应力不均，导致芯片或基板开裂。
玻璃基板虽然刚度高，但它和硅芯片之间仍然存在温差应力。玻璃 CTE 做到 3.2 ppm/°C 和硅的 2.8 ppm/°C 之间仍有差异，在回流焊冷却过程中，这个差异会和尺寸、厚度耦合起来，产生翘曲。选择与硅 CTE 几乎相同的玻璃（比如做到 3.0 ppm/°C）可以减少应力，但这类玻璃往往软化点偏低，影响后序工艺的耐温性。选型时要和供应商一起做热力仿真，评估基板和芯片、封装体的整体翘曲行为，而不是单看基板本身。
另外，翘曲测试方法也要注意。业内常用的是基于摩尔条纹或激光干涉的整板翘曲测试，测试时样品的支撑方式、温度点的选择都会影响数据。选型对比时，尽量要求供应商提供同一测试标准下的数据，避免“各家有各家的测法”。
4. 供应商生态与主流技术路线对比
4.1 四大流派现状
截至目前，玻璃基板供应商大致可以分为四个流派。
第一个流派是传统玻璃材料巨头，代表是康宁和旭硝子（AGC）。他们的优势在于玻璃配方研发和量产能力——能做出一致性好、尺寸大、表面质量高的裸玻璃，但对于封装后端制程（TGV 打孔、RDL、填铜）涉足较少，更多是提供玻璃材料给下游封装厂加工。
第二个流派是设备与工艺切入型，代表有 LPKF、SKC、Absolics（SKC 子公司）。LPKF 做 LIDE 激光设备起家，后来延伸到玻璃基板代工；SKC 收购 Absolics 后专注做玻璃基板核心制程，目标直指半导体封装市场。这个流派的优势是掌握了 TGV 加工的核心工艺，短板是玻璃配方不是自己的，需要外购。
第三个流派是传统载板厂转型，代表是 Ibiden、Shinko、AT&S 等。他们有深厚的 FC-BGA 载板制程积累，做玻璃基板是为了补足下一代封装材料能力。他们的优势在 RDL 制程和客户端服务，但玻璃基板工艺对他们来说也是新课题，目前主要是研发和 HDK 阶段。
第四个流派是新兴初创公司，比如美国、韩国有不少拿到大额融资的玻璃基板初创团队，主打差异化工艺或特定应用场景。这类公司技术灵活性高，但量产能力和长期供货稳定性需要重点考察。
选型建议：如果你是做研发打样，可以考虑流派一加流派二的组合，用康宁的玻璃加 LPKF 的工艺代工；如果是为了量产铺路，优先看流派三中与传统载板制造经验结合紧密的供应商——毕竟封装基板到最后拼的是良率、成本控制和供应链管理，材料只是入口。
4.2 尺寸与产能的地图
玻璃基板当前最常见的尺寸是 200 mm（约 8 寸）和 300 mm（约 12 寸），这与半导体晶圆代工和先进封装产线的尺寸标准是对齐的。300 mm 玻璃基板的单位面积成本更低、更贴合 CPO 封装大尺寸化的趋势，但工艺难度也大幅上升——大面积上的翘曲控制和均匀性是硬骨头。
做选型时，除了看供应商提供的样品尺寸，更要关注他们的量产规划，比如何时能提供 300 mm 产品、月产能多少、是否已经和某家封装厂或 OSAT 达成合作。这里有个重要判断标准：供应商有没有与终端 CTO/交换芯片厂商绑定合作。做 CPO 基板不是做标准品，后面有协同设计的需求，供应商如果离芯片厂商或系统厂商太远，协同效率会低不少。
4.3 成本结构与价格趋势
玻璃基板的成本结构目前挺不透明的。核心成本包括：玻璃原材（相对便宜）、TGV 打孔（高端激光设备折旧大）、填铜和电镀（耗材和化学品成本高）、RDL 制程（类似晶圆级封装，光刻和电镀成本占大头）、以及检测环节（玻璃检测比有机材料复杂）。整体看下来，玻璃基板的初始成本大概率高过成熟有机基板，但它的目标不是替代所有有机基板，而是在超高密度、光电混合的应用场景里创造增量价值。
选型时算成本不能只算基板单价，要把系统成本和良率因素算进去。比如玻璃基板如果能让光耦合效率提升 10%，外壳（optical connector）的对准精度要求可以放宽，整个模块的装配成本会下降。再比如玻璃基板翘曲小、尺寸稳定，后端贴片良率更高，综合下来总成本未必吃亏。所以建议做一个“系统级成本分析”，不要只看 PV 面板单价。
5. 我踩过的坑和选型实操经验
5.1 第一个坑：迷信 Dk 越低越好
我最初评估玻璃基板时，也习惯性拿有机载板的思维去套，第一眼看 Dk 数值，觉得玻璃基板 Dk 5.5 怎么比 ABF 的 3.3 差这么多，差点就把玻璃基板否了。后来实际做信号仿真才发现，在 CPO 场景里，真正吃信号的是链路中的关键互连部分——芯片到 TGV、TGV 到光纤耦合区，这些区域的走线都非常短，百 ps 到几百 ps 的时延差影响可以忽略。反倒是 Df 低带来的损耗优势，在长走线和背板互连里体现得更明显。
更重要的发现是，Dk 较高意味着相同阻抗下走线可以更宽，这反而降低了铜箔粗糙度对损耗的敏感度，整体信号完整性未必差。所以选型时建议直接做端到端链路仿真，把基板参数代进去看眼图、看误码率，而不是单独评价 Dk 大小。
5.2 第二个坑：只看裸玻璃数据，忽视基板成品数据
有一家供应商给的裸玻璃表面粗糙度数据很漂亮，Ra 做到了 0.4 nm，当时觉得非常理想。结果拿到做完 RDL 的成品基板一测，表面粗糙度变成了 3~5 nm——原因是 RDL 制程中的等离子体清洗和种子层沉积把表面伤了。这个教训告诉我，选型评估一定要用“最终交付形态”的数据来对比，也就是做完所有制程后基板的实测值，而不是材料厂商提供的初始数据。如果条件允许，最好实测电镀铜后的表面粗糙度，因为它直接决定高速走线的损耗。
5.3 第三个坑：TGV 可靠性验证周期比想象中长
TGV 的可靠性问题比预想的隐蔽。前期样品测试时，TGV 的电阻、绝缘性能都正常，结果在温度循环（TC-B 条件，-55~125°C，500 次）后，部分孔出现了电阻漂移，拆解分析后发现是孔壁微裂纹在热应力下扩展了。这个问题的根子不在填铜工艺，而在激光打孔后的侧壁清洁与应力释放没做到位。
所以选型中强烈建议在前期就打样做可靠性验证，而不是等产品设计定稿后再做。TGV 基板的可靠性验证周期至少留出 3~4 个月，包括温度循环、高温高湿（THB）、电迁移（EM）、热应力仿真对标等。如果供应商声称“我们的产品不用做这些验证”，基本可以判断对方量产经验不足。
5.4 第四：样片和量产性能的差异
玻璃基板行业目前最大的变数是良率。供应商给的样品往往是“百里挑一”的优良品，可靠性数据自然好看。但等到小批量供货时，哪怕是同一个供应商，产品的性能分布也会比样品分散很多。选型阶段建议要求供应商提供批量数据，比如连续投料 100 片，统计关键参数的 CPK 值。如果对方拿不出来，说明产线制程控制能力还不成熟，要审慎考虑是否值得绑定。
5.5 补充：光引擎贴装工艺要提前和基板参数联动
CPO 封装的难点之一是光引擎的贴装精度。玻璃基板能不能提供高精度的对位标记，标记的形状和位置设计是否合理，这些细节在选型阶段很容易被忽视。实际贴装时，如果对位标记精度不足或与后续光刻层的对准偏差过大，光引擎的位置误差就会累积，最终导致耦合效率不达标。我建议在做基板选型时就同步开始做贴装工艺开发，把设备的对位精度和基板的标记设计放到一起评估。
6. 玻璃基板选型评估清单
最后给出一个我实际用过的选型评估表，每项按重要性和可量化程度排序，供各位参考。
| 评估维度 | 关键指标 | 目标值建议 | 验证方式 |
|---|---|---|---|
| CTE | X/Y/Z方向CTE及温度曲线 | 3.0±0.3 ppm/°C（和硅匹配） | 供应商提供数据+第三方TMA实测 |
| Dk/Df | 10 GHz/28 GHz/56 GHz下数值 | Df尽可能低，关注高频曲线 | 供应商数据+谐振腔法实测 |
| 表面粗糙度 | 成品基板表面Ra | < 2 nm（光耦合区） | AFM实测 |
| 翘曲 | 200/300 mm整板翘曲 | < 100 μm | 激光翘曲仪 |
| TGV 孔径一致性 | 孔径均值与标准差 | 标准差 < 5 μm | 切片+SEM检查 |
| TGV 可靠性 | TC/THB/EM 测试结果 | 满足JEDEC要求 | 第三方可靠性测试 |
| RDL 最小线宽/线距 | 量产能力而非实验室数据 | L/S 5/5 μm 或更小 | 实际产线数据 |
| 层间对准精度 | 不同RDL层之间的overlay | < ±2 μm | 实际产线数据 |
| 光学标记/对准标记 | 标记精度与设计支持 | 需配合具体贴装工艺 | 实测评估 |
| 量产能力 | 产线规格、良率、CPK | 有300mm量产规划为佳 | 现场稽核+批数据 |
7. 写在最后的一点实际体会
做完一轮玻璃基板选型的系统性评估，我最深的感受是：玻璃基板目前处于“技术已突破、工程待成熟”的阶段。单看每一项参数，玻璃都能做到不错的水平；但要把所有参数在一整片基板上同时做稳定，还有不少产线工程问题要解决。
对正在做规划的团队，我建议先别急着把所有产品都切到玻璃基板。比较务实的路线是：选一个对基板要求最苛刻、最能体现玻璃优势的旗舰产品做导入验证，把玻璃基板的性能边界摸清楚，同时保持有机基板的产品线做风险对冲。毕竟工程领域的经验只有真正跑过产品才能积累起来，看再多的评估报告都不如自己打样几片、跑几轮可靠性来得实在。- 虽然玻璃基板还谈不上是最成熟的方案，但它的材料特性和对下一代光电封装的核心价值，已经足够让每一个做 CPO 的团队认真对待了。
