前阵子在一个硬件交流群里，有人丢了一张截图：某款EDA工具用AI自动布线，十几分钟就把一块两百多pin的板子拉通了，DRC全绿。群里立刻有工程师刷屏式地问：PCB工程师是不是真的要失业了？说实话，我第一眼看到那张图也有点心慌。但冷静下来，把市面上能试到的几款宣称“AI设计PCB”的功能都跑了一圈之后，我发现“会不会失业”这个问题，大概率问早了，也问错了方向。
这几天我反复在看同一个问题：AI在PCB设计里到底替代了什么，替代不了什么。为了不让讨论停在空对空，我还专门拿一块带反激拓扑的辅助电源板做了几轮对比测试，把AI自动生成的方案和工程师按正常流程调整后的版本从头到尾比了一遍。这篇文章就把这轮实测的细节、AI目前的能力边界，以及我判断“PCB工程师价值重心会往哪里迁移”的真实依据，一次讲清楚。
1. “AI画板”的真实现状：自动布局布线的能力上限
1.1 自动布局：会按网表聚堆，但不懂电流路径
先给结论：现在的自动布局，本质上是在做“按连接关系聚类”。EDA工具会把网络表中连接关系紧密的器件归到同一片区域，再根据器件尺寸、引脚方向做一次摆放优化，让飞线总量最短。这在纯数字逻辑板、接口板这类“哪里连得多就往哪里摆”的场景下是有效的，能快速给出一版看起来像模像样的布局。
但到了电源板、模拟板、混合信号板上，问题就出来了。电源布局的核心不是“连接紧凑”，而是“关键回路面积最小”。还是以最常见的反激电源为例，原边高频电流路径是：输入滤波电容 → 变压器原边绕组 → 功率开关管 → 回到输入滤波电容，这条路径上的寄生电感直接影响关断尖峰电压的幅度，路径围成的面积越小，漏感和辐射就越低。
这个约束，网表里根本看不出来。AI只会把输入电容、MOS管、变压器当成三个“连接关系紧密”的器件往一起凑，但它不知道这三个器件之间的间距、方向、走线回流路径才是真正要命的东西。我实测的结果是，AI摆出来的关键回路面积比工程师手调后的大了差不多3倍，这板子哪怕只工作在几十瓦功率下，EMI和尖峰也够喝一壶的。
所以在当前这个阶段，自动布局最适合用来做“半成品预布局”：生成一个大致方位合理的初稿，然后人工把电源环路、敏感信号线相关器件的位置认真过一遍。完全甩手让AI摆板，至少在电源类设计里还不行。
1.2 自动布线：DRC能过，不代表板子能用
自动布线比自动布局成熟得多，这一点要承认。主流EDA里的自动布线器现在已经不是当年那种“绕迷宫”式算法了，加上网格化处理、基于拓扑的布线引擎，单板数字板上自动布线的完成率很高，DRC检查也基本能全绿。
但“DRC全绿”和“板子能用”之间，隔着一整条经验鸿沟。原因很简单：DRC检查的是设计规则，而设计规则只是对大量物理约束的一种简化和近似。
我见过一个很典型的例子：一对USB 3.0差分线，AI布线时把等长误差控制在了3mil以内，间距也满足规则，看起来挑不出毛病。但仔细看，这对高速线被引导到了板边，中途还跨过了一条地平面的分割槽，回流路径被迫绕了很大一圈。这种问题，DRC检查根本不会报错，因为它不违反任何一条“数值规则”，但EMI实测大概率过不了。
再往深了说，自动布线器对“约束之间的冲突”处理能力有限。工程师布板时，心里有个优先级：地回流 > 电源环路 > 时钟/高速线等长 > 一般信号线 > 直流走线。而自动布线器在很多时候只把等长、间距、线宽当成硬约束去满足，当这些约束互相冲突时，它缺少“为了保住关键信号的回流完整性，宁可让旁边那根普通线绕远一点”这种全局权衡能力。
所以我的看法是：自动布线适合用在“约束非常干净”的场景，比如MCU板、数字控制板、简单的接口板。一旦板上同时存在高速信号、电源环路、敏感模拟走线、多层参考平面分割，AI布线只能当个初稿生成器，真正交付前必须由工程师重新审查甚至推倒重来。
1.3 目前最值得用的AI能力：智能DRC审查与DFM检查
说句公道话，AI在PCB领域里真正已经成熟、且立刻能给工程师减负的，不是画线，而是“审查”。现在的EDA工具在DRC里加入了很多AI辅助的检查项，比如识别丝印压焊盘、过孔到焊盘间距不足、孤立铜皮、GERBER比对差异、板厂工艺窗口检查等等。
这类功能去用一下就回不来了。以前我发板之前要花大半个小时盯着DRC报告逐条翻，现在工具会自动把风险项按严重程度排序，还会给出修改建议。这本质上就是一些按规矩办事的“筛查活”，让AI干比人干效率和准确率都高得多。
不过要提醒一点：智能审查给出的结果，仍然需要人来拍板。比如丝印压盘，如果压的是普通去耦电容的丝印，问题不大；但如果压到了光绘文件里的走线标识或者装配定位标记，就必须处理。AI能告诉你“哪里有风险”，但“这个风险在这个项目里可不可接受”，它判断不了。这正好引出下一节要说的核心。
2. 几个工程师随手处理的问题，AI目前只能干瞪眼
2.1 “0.3mm走线能过多少电流”背后是一整套权衡
有一种典型的“搜索引擎式疑问”：PCB上0.3mm的走线能过多少电流？这个问题乍一看好像查个表就能回答，但实际上答案高度依赖上下文。
工程上常用的估算方法可以参照IPC-2221的经验公式：I = k × dT^0.44 × A^0.725，其中A是铜箔截面积，dT是允许温升，k是内/外层系数。假设1oz铜厚（35μm）、走线宽度0.3mm、外层、温升10℃，按这个公式毛估一下，电流大概在0.4A左右。但如果你把走线放在内层，载流能力要打折；如果走线一端连着大面积铺铜，散热条件好，又能往上浮动不少；如果周围还有好几根同样宽度的走线密集排列，互相加热，又得降额。
这些变量叠加起来，答案不是一个固定值，而是一个需要结合整板热设计、器件位置、铜厚选择、成本约束来做判断的区间。AI可以帮你算公式，它甚至可以调一个热仿真模型把温度场算出来，但它没法替你回答那个工程层面的问题：“为了多过0.2A的电流，我是该把这条线加宽，还是给旁边多打一排过孔，还是干脆改叠层加铜厚？”
这种选择本质上是成本、面积、可靠性、可制造性的综合权衡，牵一发而动全身。而目前AI的工作方式，是“给定目标生成结果”，它并不知道你为什么要把电流余量留得这么大，也不知道这个设计是给消费级产品还是工业设备、产品生命周期是两年还是十年。这些“项目上下文”它读不到，所以它给出的结果只能是个基础解，不可能是最优解。
2.2 铜皮挖空：AI知道“怎么挖”，不知道为什么“挖”
“铜皮挖空”是一个在PCB软件里看起来特别机械的操作：选中一块铜皮，画个多边形，挖掉。AD20里是Polygon Cutout，Cadence里有Shape Void，嘉立创EDA里也有对应功能。很多工程师问怎么操作，AI也能很流畅地告诉你步骤。但真正的问题从来不是“怎么挖”，而是“哪里该挖、哪里绝对不能挖”。
举个例子，高速晶振下方挖空，是为了减少晶振与参考平面之间的寄生电容，避免频率偏移；射频电路的天线馈线区域做净空，是为了控制阻抗不受周围铜皮影响；开关电源里有时候会在原边和副边之间挖空铜皮，是为了减小跨接电容、降低共模噪声耦合。这三个“挖空”背后的物理原理完全不一样，而且挖空本身也有代价——它会让参考平面断裂，如果处理不好，高速信号的回流路径反而会被破坏。
这就是AI目前非常尴尬的地方。你让它把“挖空”当操作指令执行，它能干得又快又标准；你让它看一块从来没见过的布局，判断“这里该不该挖一块铜皮来改善EMI”，它给不出有依据的答案，因为这个判断依赖的是对器件工作方式的深入理解，而不是对历史样本的统计。
我自己在这上面栽过一次：有一版板子为了优化隔离电源的EMI，建议把光耦下方的副边铜皮挖掉，减少原副边之间的耦合面积。这个操作在上一块板子上有效，但换了一块布局更紧凑的板子之后，挖掉铜皮反而切断了光耦旁边一个敏感信号的回流路径，导致辐射噪声不降反升。这种“同一个做法在不同布局下结论相反”的情况，恰恰是AI统计模型最容易翻车的地方。
2.3 层叠与阻抗：不是查表，而是物理与成本的折中
再聊一个高频关键词：PCB层叠厚度。很多新手拿着四层板叠层表问“信号层和地层距离多少合适”，希望得到一个标准答案。但真实的层叠设计经常是一堆约束互相打架之后的折中结果：信号层靠近地层是为了紧耦合回流，却会增加层压成本；两个信号层之间加隔离是为了控制串扰，却会让板子变厚、钻孔难度增大；整板厚度要控制在1.6mm，用户还要求特殊板材、阻抗目标、铜厚不均，最后每一层介质厚度都得反复算。
我见过某个项目，最初层叠方案按“信号-地-电源-信号”来做，信号回流确实很好，但电源层和底层信号之间距离太远，导致一堆走线的回流路径需要跨层切换，只能密集打孔。最后团队反复和板厂沟通，把层叠调成“地-信号-电源-信号”，牺牲了一部分电源平面的耦合，换来整体的回流完整性，整个方案的EMC测试反而顺利通过了。
这种“换思路”的决策过程，AI很难主动完成。它能帮你把某个给定叠层的阻抗算得很准，但“为什么这个项目更适合另一套叠层逻辑”这种取舍，需要的是对整板信号类型、噪声敏感度、成本预算、生产工艺能力的整体理解。层叠厚度从来不是查表的事，这也是布局之前最值得人工投入精力的环节之一。
3. 我拿一块反激电源板做对比：AI的方案差在哪
3.1 对比测试的设定和过程
为了不空口说白话，我花了几天时间做了一轮对比测试。测试对象是一块典型的反激辅助电源板：单端反激拓扑，12V/5A输出，带MCU控制，四层板，中等密度，大概四十多个元件，不算复杂但该有的电源布局要素全都有。
流程是这么走的：第一轮，我用某款带“自动布局+自动布线”功能的EDA工具，给定器件库和网表后，让AI全程自动处理。自动布局跑了大概5分钟，自动布线跑了十几分钟，最后跑了一遍DRC和连通性检查，全绿。从“能出文件”这个角度看，AI的效率确实远超人工作业。第二轮，我按电源工程师正常的评审流程，把这个AI方案仔仔细细过了一遍，然后把发现的问题逐项列出来，再手动调整布局、重新布线。
这个对比最有意思的部分，不是“AI做得有多烂”，而是“AI所有的问题都出在规则表达不了的地方”。也就是说，在它被明确告知的约束范围内，它完成得不错；但凡是靠物理直觉、项目经验才能判断的地方，它基本都遗漏了。
3.2 AI方案和工程师方案的差异清单
下面这块表格是我按当时评审记录整理的，项目级差异足以说明问题：
| 评审项目 | AI自动生成方案 | 工程师手动调整后 |
|---|---|---|
| 原边高频回路面积 | 输入电容与MOS管分列变压器两侧，回路面积偏大 | 输入电容、MOS管、变压器摆成紧凑闭环，回路面积明显减小 |
| 大电流路径宽度 | 部分0.5mm走线承载5A电流，铜宽余量一般 | 输出路径加宽到1mm以上，并使用铺铜并联，压降和温升都有改善 |
| 地回流过孔 | 自动插入的GND过孔数量偏少，局部电流密度集中 | 在关键回流路径增加接地过孔阵列，降低回流阻抗 |
| 反馈信号走线 | 反馈线从变压器正下方穿过，容易被磁场耦合 | 反馈线改到板边，避开磁场集中区域 |
| 次极二极管散热 | 二极管的焊盘和周围铜皮散热面积不足 | 在二极管焊盘外扩铜皮，同时兼顾与附近大电流走线的间距 |
| Y电容位置 | 位置离原副边跨接点较远，高频路径长 | Y电容靠近变压器原副边引脚，缩短跨接路径 |
| DRC可制造性 | 基础DRC全过，但部分丝印压盘、间距过近 | 按板厂工艺窗口修正，消除打样风险 |
这里面的每一条差异，单独拿出来看，AI不是“做不到”，而是它压根不知道“该做到”。比如“反馈线避开变压器”这个要求，不是一条设计规则，不是一条走线约束，它是一个基于“反激变压器的漏磁会干扰反馈环路”这一物理认知推导出来的经验法则。DFM/DFA类的问题AI尚可根据规则库处理，但“这个地方需要按物理原理主动绕开”这种判断，它目前给不出来。
3.3 最有价值的发现：AI省下的时间，被我花在了更深的地方
这轮测试里，AI总共花了大概20分钟给出了初稿，我进行调整和重布花了大半天。但这里有个很容易被忽略的点：那大半天的时间，绝大多数不是用来“画线”的，而是用来判断的——每动一个器件，都要想它影响了哪个回路、改变了哪条回流路径、给EMI带来什么后果。真正手指动鼠标“画”的时间其实很少。
也就是说，AI最大的价值在于把“纯操作时间”压缩掉了，但它把“判断时间”原封不动地留给了工程师，甚至因为初稿质量一般，判断工作量还略微增加了。这跟“AI绘画”很像：AI能快速出一张图，但懂美术的人看的是构图逻辑，AI生成的内容只是原材料，最终成品的上限还是由人的审美和判断决定的。PCB设计同样如此，AI能产生初稿，但板子能不能稳定工作、能不能过认证、能不能顺利量产，这些问题的答案仍然掌握在懂硬件的人手里。
4. 真正的护城河，是那些“看不见的设计意图”
4.1 原理图到Layout之间的“翻译层”很难被替代
很多工程师忽略了一个事实：原理图里包含的信息，远不止网表里那些连接关系。任何一张成熟的原理图，都在无声地传递大量意图：这颗电容必须紧贴芯片电源引脚、这两根走线必须严格等长、这片区域绝对不能布高速线、这个连接点要能承受大电流。这些意图可能体现在原理图页面上的注释里，可能体现在器件的选择上，也可能只存在于设计者的脑子里。
举个具体的例子，内存条上的SPD芯片里存放的参数，本质上就是一套经过PCB布局验证的设计契约。SPD中的时序参数、驱动强度配置，都是和特定参考布局配合才能成立的。如果你把同样的SPD配置搬到一块布局完全不同的板子上，时序裕量可能完全对不上。这就是为什么内存模组设计里，Layout工程师甚至需要参与SPD参数评估——它在系统和硬件之间定义了一条“工作边界”。AI能读懂SPD的数据，但它读不懂“为什么这块板的走线长度必须和那组参数匹配”。
再比如很多人问“GERBER文件能不能转回可编辑的PCB文件”。从技术上讲，现在很多工具都能做，AD和Cadence都有导入GERBER还原设计的功能。但还原出来的东西只有铜皮、焊盘、孔和丝印，没有任何设计规则、约束、网络关系。换句话说，你拿回了一个几何上几乎一样的板子，却丢掉了全部的“设计意图”。AI在这种场景下能做的是几何还原，而不是意图还原。这一点，真正做过gerber反推的人一定深有体会。
4.2 制造端的“行话式经验”：板厂不会写进文档里的东西
在工厂里泡久了会发现，很多工艺问题不是靠课本知识能解决的，而是靠一次次打样返修换来的经验。
举一个最常见的“丝印模糊”问题。新手看到丝印模糊，第一反应往往是板厂加工精度不行。但实际上，丝印模糊有一半以上是设计端造成的：字符线宽太细、字体高度太小、丝印压在焊盘或走线上、拼接板时丝印密度不均匀。工程师在发板前用CAM工具检查一下字符层的线宽和间距，把小于0.15mm的字符加粗，把压在焊盘上的丝印移开，大部分问题根本不会发生。
这种经验，AI的推荐模型里可能有一堆“丝印模糊怎么处理”的搜索结果，但它不会在你画板的过程里主动提醒你：“这块丝印再细化，板厂回来可能要退货。”另外，像拼板时要不要加邮票孔、板边要不要加工艺边、铜皮距离板边留多少、表面处理选沉金还是喷锡，这些都是需要结合批量、成本、装配工艺反复权衡的经验活。AI可以在你输入条件之后给建议，但它不会替你去判断“这个客户量级的板子，选哪种方案综合风险最低”。
4.3 成本决策和方案折中，是AI短期最难进化的领域
还有一个很容易被忽略的点，就是“成本决策”。同样一块板子，可以做2层、4层，也可以做6层；可以用普通FR4，也可以选高Tg板材；过孔可以做成普通通孔，也可以上盲埋孔。单从电气性能看，做的层数越多、材料越好、工艺越高，指标往往越好看。但真实项目受成本、交期、供应、认证的约束，永远是在“够用就行”和“性能余量”之间取平衡。
这个平衡怎么做，和产品定位强相关。消费级对成本极敏感，工业级更看重可靠性，医疗和汽车则连物料变更都要追溯。AI可以基于历史数据给出一个“大概率合适”的建议，但它没法理解“这个客户这个项目为什么必须把BOM成本压到X元以下”背后的商业逻辑。PCB工程师职业价值里，有很大一部分恰恰来自这种“在约束里做方案取舍”的能力。
5. AI时代PCB工程师的重定向：从画线到定规则
5.1 把个人经验沉淀成“规则库”，从执行者变成规则制定者
既然AI擅长执行，那工程师就应该把自己定位成“规则的制定者”。每次项目结束后，把那些踩过坑得出的经验，转化成可以在EDA工具里落地的约束：哪些网络要设等长组、哪些区域禁止布线、哪些器件之间要设置安全间距、哪类走线必须远离磁芯元件。这些约束一旦固化下来，AI再自动布线时，就是在你经验的框架内操作了。
这一步的价值被很多人低估了。当你的规则库足够完善，AI生成的初稿质量会明显上升，人工返工量会直线下降。也就是说，过去凭手感的经验，现在要以约束和规则的形式显性化，这本身也是对工程师逻辑性和系统性的一个锻炼。往后评判一个高级PCB工程师的标准，可能就不再是“线拉得多漂亮”，而是“给AI的规则定得有多准”。
5.2 往SI/PI/EMC方向精深，做“画板之前已经懂板”的人
未来的PCB分工大概率会变成：AI负责在给定规则下把几何画完，人负责定规则和评审结果。而“定规则”需要的能力，恰恰是当前很多工程师有短板的地方——信号完整性、电源完整性、电磁兼容。
同样是一块MCU板，普通工程师和高速信号工程师对布局的理解完全不同。普通工程师看的是“能不能布通”，高速工程师看的是“回流路径、阻抗连续、串扰隔离、电源平面谐振”。AI能替你把线画出来，但它不会告诉你：这组总线的时序裕量之所以不够，是因为你让参考平面在BGA下方断裂了。
所以我的建议很直接：把钻研重心往SI/PI/EMC方向挪，吃透传输线理论、叠层阻抗、电源去耦网络设计、辐射机理这些底层知识。随着AI把基础操作门槛拉平，“懂物理”的人会比“会画板”的人值钱得多。
5.3 用AI做初稿，把省下的时间花在方案评审上
我目前在实际项目中用AI辅助PCB设计的流程，已经固定成了下面这样：
- 项目启动时，先花时间确定层叠方案、阻抗目标、器件库、设计规则，把规则的优先级理清楚。
- 人工完成关键器件预布局——尤其是电源环路、时钟、高速接口这些决定成败的位置，这一步不能省。
- AI负责常规器件布局和自动布线初稿，把大量机械性工作消耗掉。
- 工程师拿着初稿做系统评审，重点检查AI无法感知的物理问题，比如回流路径、干扰源隔离、散热路径。
- 评审通过后，用AI辅助做最终DRC/DFM审查，确认可制造性，再发板。
这套流程跑下来，我个人的体验是：布局和布线环节的“纯操作时间”压缩了至少一半，但评审环节的时间反而变多了。以前是画完线才开始想“有没有问题”，现在是每一轮AI输出都逼着我去重新审视“为什么这么摆”，这种节奏的转变，让我的注意力真正聚焦到了高价值判断上。
5.4 拓宽工具链：别只守着一个EDA
最后提一个非常现实的建议：别只守着一个EDA工具不放。现在很多公司已经在尝试设计数据统一平台、仿真环境与PCB工具打通、PLM系统集成，会用多种工具、能理解不同平台数据结构的工程师，在AI工具接入时适应成本更低。
我个人这些年从AD用到Cadence，又用了嘉立创EDA和KiCad来处理不同类型的项目，最大的感受是：工具只是载体，设计思路才是核心。AI工具的更新速度非常快，今天熟悉的功能可能半年后就改了，但如果具备扎实的硬件设计功底，换工具只是一两天的事。反过来，只会某个工具的固定操作流程、不懂原理的人，在工具被AI替代掉操作环节之后，确实会面临比较大的挑战。
6. 关于“失业焦虑”，一点延期回答
回到标题那句话：“AI已经开始画PCB了，PCB工程师真的要失业了吗？”
我现在的答案很明确：画板这个动作本身，正在变得不值钱；但“想清楚怎么画、为什么这么画”这件事，反而越来越值钱。AI可以把一根线从A拉到B，但它不能替你决定这根线值不值得拉、能不能走这条路、走了之后对整板有什么影响。这些决策能力来自对电路原理的理解、对制造工艺的熟悉、对失败教训的复盘，不是靠刷工具操作视频就能快速练成的。
我毕业头两年画板的时候，大部分时间确实是在“拉线”。那时候如果有一个足够聪明的AI，我头两年的“操作积累”确实会被大幅压缩。但现在回头看，真正让我从画线工变成硬件设计者的，不是拉线速度，而是无数个“为什么”的追问：为什么这个电容要顶着引脚放、为什么这排过孔密度不能再大、为什么这对差分线要绕这么大的圈。这些追问的能力，AI替代不了，反而是AI越强，这种能力越稀缺。
所以我的建议是：如果你现在还是主要靠EDA工具的手工操作吃饭，赶紧把时间抽出来学信号完整性、电源完整性和电磁兼容，同时把过去做过的设计拿出来，用AI辅助功能重新跑一遍。跑完以后，你大概率会发现一个规律：AI给出的方案里，那些你一眼就能看出“不对劲”的地方，恰好就是你真正的价值所在。AI不会让PCB工程师失业，它只会加速淘汰那些把自己定位成“只会画线”的工程师。
