布图规划：数字集成电路物理设计的多维约束求解核心

1. 这不是画图，是给芯片“搭房子”的第一道生死线

你拿到一块数字集成电路的网表，逻辑功能已经验证无误，接下来要把它变成能流片的物理版图——这时候，布图规划（Floorplanning）就是你面对的第一道真正意义上的技术门槛。它不像逻辑综合那样靠工具自动完成，也不像布局布线那样有成熟算法可循；它更像一个建筑师在打地基前反复推演的结构草图：核心模块放哪？电源网络怎么走？IO引脚如何分配？时钟树从哪起根？这些决策一旦定下，后续所有物理实现工作都得跟着走，改起来成本极高。我做过7次28nm以下工艺的SoC项目，每次流片前回头看，80%以上的后端迭代时间都源于布图规划阶段埋下的隐患——比如某次把高速SerDes模块和模拟PLL挤在同一个电压域里，结果功耗噪声耦合导致眼图闭合，返工重做布图花了三周。所以别被“规划”两个字骗了，这不是前期准备，而是物理设计的中枢神经。关键词数字集成电路、物理设计、布图规划，这三个词连在一起，意味着你正在处理的是晶体管级精度与系统级约束的交叉点：既要懂RTL行为，又要预判制造工艺的物理极限，还得兼顾封装和测试的实际需求。适合两类人深度参考：一是刚转岗到后端的前端工程师，需要建立物理视角；二是已有经验但总在DRC/LVS反复失败的版图工程师，该回头重新审视布图底层逻辑了。下面我会用真实项目数据拆解，为什么布图规划不是“先画个框再填模块”，而是一场多目标博弈的实时推演。

1.1 布图规划的本质：在四个维度上同时求解的约束满足问题

很多人把布图规划理解成“把模块摆进芯片面积里”，这就像说“盖楼就是把房间塞进建筑红线内”。错。真正的布图规划是在四个强耦合维度上同步求解：

• 面积维度：不是越小越好。某次我们为压缩面积把CPU集群缩到3.2mm²，结果发现标准单元密度超过0.85后，布线资源利用率飙升至92%，最后不得不扩大15%面积才让时序收敛。实际中，面积下限由工艺节点最小金属宽度和间距决定，上限则受封装成本制约——40mm²和45mm²可能对应完全不同的BGA球阵列，成本差23%。
• 时序维度：关键路径延迟=逻辑延迟+互连延迟。而互连延迟占总延迟比例随工艺进步持续上升：28nm时约35%，7nm时已达62%。布图规划阶段若未预留足够布线通道，后期加buffer或reroute会直接破坏时序平衡。我们曾因DSP模块与存储器距离过远，在CTS阶段被迫插入两级缓冲器，导致clock skew增加18ps，最终用dummy cell补偿才达标。
• 功耗维度：动态功耗∝CV²f，但物理实现中V（电压）和f（频率）受布局影响极大。把高翻转率模块集中放置会导致局部IR Drop峰值超限，某次实测显示，当三个FFT引擎并排时，供电网络压降达127mV，触发芯片复位。解决方案不是加粗电源线，而是分散布局+插入decap cell——这必须在布图规划阶段就预留decap区域。
• 可制造性维度：光刻工艺对图形密度有硬性要求。Cadence Innovus默认设置density target=0.35，但实际流片厂要求0.4~0.6。若布图规划时未考虑fill pattern分布，后期加fill会引发DRC violation，某次因fill导致metal2层短路，重跑DRC耗时17小时。

这四个维度相互掣肘：压缩面积会恶化时序和功耗；优化时序可能增加面积；降低功耗需分散模块又影响布线长度。布图规划师的核心能力，不是熟练操作EDA工具，而是能在硅片物理极限、工艺规则、系统需求之间找到那个唯一可行解。我习惯用“约束矩阵”来建模：横轴是模块（CPU/DDR/PCIe等），纵轴是约束类型（面积/时序/功耗/DFM），每个交叉点填入量化指标（如CPU到DDR最大允许距离≤800μm）。这个矩阵就是布图规划的决策地图。

1.2 为什么教科书里的“模块矩形化”在真实项目中根本行不通

几乎所有数字集成电路教材都教你：把模块抽象成矩形，用Slicing Tree或Simulated Annealing算法优化摆放。但我在台积电28nm项目中发现，这种理想化模型在真实场景中误差高达40%。原因有三：

• 模块内部结构不可见：教材假设模块是黑盒矩形，但实际中，一个ARM Cortex-A72核的RTL网表展开后有12万标准单元，其I/O pin分布极不均匀——85%的输入pin集中在左下角，输出pin密集于右上角。若按矩形中心摆放，会导致连接DDR控制器的总线长度暴增320μm，互连延迟增加21ps。
• 工艺层叠效应被忽略：现代工艺有12层以上金属，M1-M3用于本地互连，M4-M6用于全局布线，M7-M9专供电源网络。布图规划必须分层考虑：比如PCIe PHY模块的高速差分对必须走M5/M6层，若规划时未预留该层布线通道，后期只能降速运行。某次因未规划M5层专用通道，PHY速率从16Gbps降至12Gbps。
• 热分布非线性：教材用平均功耗估算温度，但实际热点呈指数分布。我们用Fluent仿真发现，GPU集群在1.2V电压下局部温升达85℃，而相邻的低功耗模块仅32℃。若按平均功耗矩形化，散热硅脂覆盖区会偏离真实热点，导致结温超标。

因此，真实项目的布图规划必须引入三维建模：X/Y坐标确定位置，Z轴代表金属层优先级。我团队开发了一套轻量级预分析流程：

1. 对每个模块提取pin map（用Tcl脚本解析LEF文件）
2. 运行快速热仿真（基于简化热阻模型，耗时<5分钟）
3. 生成layer-aware density map（每层金属的填充率热力图）
   这套流程使布图规划一次通过率从58%提升至89%。记住：矩形化是教学工具，真实战场需要像素级精度。

2. 核心细节解析：从模块划分到电源网格的七步实操链

布图规划不是单点操作，而是一条环环相扣的实操链。我以某款AI加速芯片（22nm FinFET工艺，集成4个NPU core+HBM2控制器）为例，拆解从原始网表到可交付floorplan的完整链条。每一步都附带真实参数和避坑提示。

2.1 模块划分：别让“功能模块”成为物理设计的陷阱

第一步不是画框，而是重新定义模块边界。很多团队直接用RTL hierarchy当物理模块，这是大忌。某次我们将“图像处理子系统”作为一个模块导入，结果发现其内部包含3个独立时钟域（pixel clock/axi clock/usb clock），且跨时钟域信号多达47条。物理实现时，这些信号必须加synchronizer，而synchronizer的位置直接影响布线长度——若模块划分不合理，synchronizer会被强制放在模块边缘，导致跨模块布线增加。

正确做法是按物理耦合度而非功能划分：

• 时钟域聚合：将同一时钟域内翻转率>10%的模块归为一组。该AI芯片中，NPU core与其L2 cache时钟同频，但与DMA controller时钟异步，故拆分为两个物理模块。
• 功耗密度聚类：用PrimePower提取各模块功耗密度（mW/μm²），将密度差<20%的模块合并。原“视频编解码模块”功耗密度达1.8mW/μm²，而其配套的FIFO buffer仅0.3mW/μm²，强行合并导致局部IR Drop超标。
• IO pin拓扑匹配：统计模块I/O pin的几何分布熵值（用Shannon熵公式计算pin坐标的离散度）。熵值>0.7的模块（如HBM2控制器，pin沿四边均匀分布）需保留完整矩形；熵值<0.3的模块（如SPI controller，pin全在左侧）可旋转90°摆放以缩短总线长度。

最终该芯片划分为12个物理模块（非RTL的8个功能模块），其中HBM2控制器被拆为“PHY layer”和“controller logic”两个子模块，因前者pin密集于底部，后者I/O集中在顶部，分离后总线长度减少230μm。

2.2 核心区域定位：时钟树根、电源岛与IO Ring的三角锚定法

布图规划的起点不是左上角，而是三个锚点：

• 时钟树根（Clock Root）：必须位于芯片几何中心±5%范围内。某次为靠近电源输入将clock root设在左下角，导致最远模块的clock skew达45ps（spec要求≤25ps），最终用clock mesh补偿，但增加32%功耗。计算方法：取所有寄存器坐标均值，偏差>芯片宽度5%即需调整。
• 主电源岛（Power Island）：数字模块供电电压域（如0.8V）的电源网格中心，应与clock root重合。因电源网格电阻导致的IR Drop与距离平方成正比，中心放置可使最大压降降低60%。我们用Excel快速估算：假设电源网格电阻率ρ=0.05Ω/□，芯片尺寸2.5×2.5mm，则中心到边缘距离1.25mm，压降ΔV=I×R=I×ρ×(1.25/0.1)²，若偏移至角落，距离变为1.77mm，压降激增100%。
• IO Ring起点：HBM2接口需占用整个芯片底部边长的60%，因此IO Ring必须从底部开始构建。但注意：IO cell的ESD保护电路会占用额外高度（28nm工艺下约15μm），若未预留此空间，后期DRC报错“IO cell overlap active area”。

三角锚定后，用三点确定一个平面的方式固定基准：clock root为原点(0,0)，power island中心偏移≤10μm，IO Ring底部y坐标=-120μm（含ESD margin）。这个基准系贯穿整个物理设计流程，所有模块坐标均相对此系定义。

2.3 通道资源预分配：布线拥塞的源头控制

布图规划阶段最大的隐形杀手是布线拥塞。我们统计过，73%的布局失败源于通道资源不足。传统做法是等布局后看congestion map，但此时修改成本极高。正确策略是预分配通道带宽：

• 水平通道：按金属层计算可用track数。22nm工艺M4层宽度0.08μm，间距0.07μm，芯片宽度2500μm，则M4层可用track数=2500/(0.08+0.07)=16666条。但需扣除20%用于电源网格，剩余13333条。
• 垂直通道：M5层同理，但需为HBM2的1024-bit bus预留专用通道。HBM2单bit需2条M5 track（data+strobe），1024bit共2048条，占M5总track数（14200条）的14.4%。
• 关键路径通道：对时序关键路径（如NPU core到shared memory的AXI总线），按“track数=bus width×2+margin”预分配。64-bit AXI需128条track，额外加20% margin防拥塞，共154条。

预分配后生成channel map：用不同灰度表示各区域track占用率。若某区域>85%，则必须调整模块位置或增加die size。某次我们发现CPU cluster与memory controller间通道占用率达91%，解决方案不是扩die，而是将memory controller旋转90°，使其I/O pin朝向右侧，改用垂直通道连接，拥塞率降至63%。

2.4 电源网格设计：从“画格子”到“建电网”的思维跃迁

电源网格（Power Grid）不是简单画方格，而是构建一个分布式供电网络。某次流片失败案例：芯片在1GHz满载时出现周期性复位，根源是电源网格谐振频率与系统时钟重合。

设计要点：

• 网格层级：至少三层。M1/M2做local grid（连接标准单元），M4/M5做global grid（主干供电），M7/M8做super grid（连接bonding pad）。M7层宽度需≥2.5μm（22nm工艺），否则电阻过大。
• 谐振抑制：用公式f₀=1/(2π√(LC))估算谐振频率。取典型值L=0.1nH/μm，C=0.05fF/μm²，芯片尺寸2.5mm，则f₀≈1.2GHz。若系统时钟为1.2GHz，必须打破谐振条件——方案是插入resistor-damped decoupling capacitor，我们在M4层每隔500μm加一个10pF decap，使Q值从12降至3.5，消除谐振峰。
• IR Drop仿真：用RedHawk快速仿真（非full-chip，仅关键区域）。设置电流源模型：NPU core在peak activity下电流密度达12mA/μm²，仿真显示若grid pitch>20μm，中心压降超150mV。最终采用15μm pitch的M4 grid，压降控制在87mV内。

提示：电源网格的via stack必须与工艺兼容。22nm要求M1-M2 via最小尺寸0.08×0.08μm，若设计时用0.06×0.06μm，DRC直接fail。务必查PDK文档的via rule table。

2.5 IO Ring构建：不只是引脚排列，更是信号完整性防线

IO Ring设计常被简化为“把pad按顺序排一圈”，但真实挑战在于信号完整性（SI）：

• 噪声隔离：数字IO与模拟IO必须物理隔离。我们规定：数字IO pad与ADC input pad间至少保留3个pad宽度的gap（每个pad宽40μm，gap≥120μm），并在此gap区插入ground ring。某次未设gap，ADC采样噪声增加12dB。
• ESD路径优化：HBM2的1024个IO需共用ESD clamp。传统设计将clamp放在IO pad旁，但HBM2要求clamp到pad距离≤50μm，否则寄生电感导致ESD失效。解决方案是将clamp集成在IO cell内部，而非外置。
• 时序匹配：DDR4接口的DQS strobe与data pins需skew≤30ps。计算走线长度差：v=15cm/ns（PCB中），30ps对应4.5mm长度差。因此在IO Ring上，DQS pad必须与data group中心pad对齐，偏差≤20μm。

我们用Python脚本自动生成IO Ring：输入pad list和约束条件，输出GDS坐标。脚本核心算法是“贪心匹配”——先固定时序关键pad（DQS/CLK），再按电气类别分组，最后用最小二乘法拟合圆弧路径。相比手动摆放，时序skew标准差从18ps降至4ps。

2.6 热管理嵌入：把散热设计写进布图规划DNA

22nm FinFET的功耗密度达150W/cm²，单纯靠封装散热已不够，必须在布图规划阶段植入热管理基因：

• 热点分散：用HotSpot工具快速仿真（5分钟出结果），识别top 3热点。该AI芯片热点为NPU core（Tj=92℃）、HBM2 PHY（Tj=88℃）、PCIe controller（Tj=76℃）。解决方案：将NPU core与HBM2 PHY置于芯片对角，距离拉至2.1mm，热耦合系数从0.38降至0.12。
• 热通路预留：在热点下方预留thermal via区域。22nm工艺允许via直径0.12μm，间距0.24μm，每100×100μm²区域最多打120个via。我们在NPU core正下方规划200×200μm² thermal via zone，导热效率提升3.2倍。
• 功耗墙规避：芯片spec要求平均结温≤85℃，但局部瞬态功耗可能导致micro-hotspot。我们在布图规划中加入“功耗脉冲响应模型”：对每个模块标注peak power duration（如NPU core burst mode为2ms），确保相邻模块的peak period不重叠。

注意：thermal via的DRC规则与signal via不同。PDK中thermal via的min enclosure要求为0.15μm（signal via为0.05μm），若混用会DRC fail。

2.7 DFM合规检查：让良率从布图规划就开始爬升

可制造性设计（DFM）不是后端最后一步，而是布图规划的验收标准：

• 密度填充：每层金属密度必须0.4~0.6。我们用脚本扫描LEF文件，计算各模块metal2~metal7层密度。发现DSP模块metal4密度仅0.23，需插入dummy pattern。但dummy不能随便加——必须避开active area和poly，否则影响晶体管特性。解决方案：在dummy region内运行DRC check，确保无overlap。
• 天线效应规避：长走线积累电荷可能击穿gate oxide。计算antenna ratio：metal5走线长度/active area = 1200μm/15μm² = 80，超限（spec≤50）。对策：在长走线中间插入jump via，将其分割为两段，每段ratio=40。
• CMP uniformity：化学机械抛光要求局部密度变化≤10%。用Matlab生成density map，滑动窗口（100×100μm²）计算标准差。若σ>10%，则需调整模块间距或插入dummy。某次因未做此检查，流片后die surface出现warping，yield drop 18%。

DFM检查必须在布图规划结束前完成，因为后期修改代价巨大。我们设定硬性规则：floorplan deliverable必须附带DFM report，含density map、antenna ratio histogram、CMP uniformity heatmap。

3. 实操过程：从Cadence Innovus到签核交付的全流程记录

以该AI加速芯片为例，展示布图规划从启动到签核的完整实操链。所有步骤均基于22nm PDK，工具链为Cadence Innovus 21.10。

3.1 初始化：创建可追溯的floorplan project

第一步不是run命令，而是建project skeleton：

# 创建目录结构（严格遵循ISO 9001 traceability要求） mkdir -p floorplan/{input,scripts,output/logs,docs} cp $PDK_PATH/techfiles/*.tf floorplan/input/ cp $DESIGN_PATH/netlist/*.v floorplan/input/ cp $DESIGN_PATH/lef/*.lef floorplan/input/

关键动作：在docs/requirements.txt中固化约束：

• Max die size: 2.5×2.5mm
• Clock root tolerance: ±125μm
• Power grid M4 pitch: ≤15μm
• IO Ring bottom edge y-coordinate: -120μm

提示：所有约束必须量化，禁止“尽量”“大概”等模糊表述。某次因requirements.txt写“IO pad spacing尽量均匀”，导致fab厂按最小spacing生产，ESD失效。

3.2 模块导入与初步摆放：用constraint-driven placement

在Innovus中执行：

# 读入LEF/DEF read_lef $PDK_PATH/techfiles/tsmc22ff_1p10m.lef read_def floorplan/input/initial.def # 设置placement constraint set_db place_global_place_pins true set_db place_opt_effort high set_db place_opt_max_utilization 0.75 # 预留25%布线资源 # 执行global placement place_opt

但重点在constraint file：

# floorplan/scripts/constraint.tcl # NPU core必须距HBM2 PHY ≥2000μm create_placement_constraint -name npu_hbm_dist \ -type distance \ -objects {npu_core_0 npu_core_1 npu_core_2 npu_core_3} \ -ref_objects {hbm2_phy_0 hbm2_phy_1} \ -min_distance 2000 # DDR controller必须在chip center ±300μm内 create_placement_constraint -name ddr_center \ -type location \ -objects {ddr_ctrl_0} \ -center_x 0 -center_y 0 \ -tolerance 300

执行后，Innovus生成place_opt.rpt，需人工核查：

• npu_core_0tohbm2_phy_0distance = 2150μm ✓
• ddr_ctrl_0center = (25, -18)μm ✓
  若不满足，立即调整constraint，而非强行accept。

3.3 通道资源验证：用congestion-aware routing plan

运行：

# 生成routing resource map create_routing_resource_map -layer_range {M4 M5} -output_file floorplan/output/routing_map.gds # 查看拥塞报告 report_congestion -detail -output floorplan/output/congestion.rpt

关键指标解读：

Region	Layer	Utilization	Critical?	Action
CPU-HBM	M4	89%	YES	rotate HBM2 PHY 90°
NPU-MEM	M5	72%	NO	monitor
IO-Ring	M6	41%	NO	ok

执行rotation：

# 旋转HBM2 PHY set_db hbm2_phy_0 .orient R90 place_opt

再运行report_congestion，确认CPU-HBM区域M4 utilization降至67%。

3.4 电源网格生成：从spec到GDS的自动化流程

用Innovus内置power planner：

# 定义power domain create_power_domain -name digital_pdn -primary_power VDD -primary_ground VSS # 生成grid create_power_grid -domain digital_pdn \ -layers {M4 M5 M7} \ -pitch {15 20 50} \ -width {0.8 1.2 2.5} \ -offset {0 0 0} # 插入decap add_decoupling_capacitor -domain digital_pdn \ -cell decap_10pF \ -density 0.05 \ -region {0 0 2500 2500}

生成后必做三件事：

1. verify_power_grid -report floorplan/output/pdn_check.rpt—— 检查via connectivity
2. extract_rc -format spef -output floorplan/output/rc.spef—— 提取寄生参数
3. run_redhawk -input floorplan/output/rc.spef -config redhawk_config.tcl—— IR Drop仿真

若IR Drop >100mV，返回调整M4 pitch或增加decap density。

3.5 IO Ring精调：用Python脚本实现亚微米级精度

手动摆放IO pad误差>50μm，必须脚本化：

# io_ring_gen.py import math def generate_io_ring(pads, radius=1200, start_angle=0): for i, pad in enumerate(pads): angle = start_angle + i * 2 * math.pi / len(pads) x = radius * math.cos(angle) y = radius * math.sin(angle) # 修正y坐标：bottom IO需y=-120μm if pad.type == 'HBM2': y = -120 print(f"place {pad.name} at ({x:.3f}, {y:.3f})")

输出坐标导入Innovus：

# 批量放置 foreach pad [get_cells "io_*"] { set loc [get_property $pad io_location] place_cell $pad $loc }

精度达±2μm，满足DQS-data skew要求。

3.6 DFM合规性签核：用custom checker确保零缺陷

运行自研DFM checker：

# 检查密度 python dfm_density_check.py --lef floorplan/input/chip.lef --gds floorplan/output/final.gds # 检查天线 python dfm_antenna_check.py --spef floorplan/output/rc.spef --max_ratio 50 # 检查CMP uniformity matlab -batch "run('dfm_cpm_check.m')"

输出dfm_signoff_report.pdf，必须100% PASS才能release floorplan。某次antenna check fail，原因是PCIe controller的refclk走线过长，解决方案：在走线中点插入buffer，并将buffer placement constraint加入floorplan。

3.7 签核交付：一份floorplan deliverable的黄金标准

最终交付物必须包含：

• floorplan/output/final.def：标准DEF格式，含所有模块位置、IO坐标、power grid信息
• floorplan/output/floorplan_summary.rpt：含die size、utilization、congestion max、IR Drop max、thermal max等12项KPI
• floorplan/docs/signoff_checklist.xlsx：逐项签字确认，如“HBM2 PHY to NPU core distance ≥2000μm”栏由PD lead签字
• floorplan/output/dfm_report.pdf：含density heatmap、antenna ratio histogram等

实操心得：签核不是走流程，而是责任移交。我坚持要求前端design lead在signoff_checklist上手写“确认时序约束已映射至物理位置”，因为很多时序问题源于前端未告知物理约束。

4. 常见问题与排查技巧实录：踩过的坑比教科书更值钱

布图规划没有标准答案，只有无数个具体问题的具体解。以下是我在12个量产项目中总结的高频问题及独家解法。

4.1 问题1：布线拥塞突然爆发，但模块摆放看似合理

现象：report_congestion显示某区域utilization=95%，但模块间距>50μm，按经验不该拥塞。
排查思路：

• 第一步：report_route_usage -layer M4 -region {x1 y1 x2 y2}查看具体track占用
• 第二步：report_net -net <critical_net>检查关键网是否被强制route through congested area
• 第三步：check_placement -verbose查看是否有hidden placement blockage

根因：某次发现是clock tree的buffer被auto-place在拥塞区。Innovus默认将buffer视为普通cell，未设placement constraint。
解法：

# 为clock buffer设专用region create_placement_blockage -name clk_buffer_region \ -rect {1000 1000 1500 1500} \ -type hard set_db clock_buffer_region .is_hard true

再place_opt，buffer自动避开拥塞区。

4.2 问题2：IR Drop仿真合格，但实测芯片复位

现象：RedHawk报告max IR Drop=87mV（spec≤100mV），但芯片在1.2GHz下复位。
排查思路：

• 第一步：用探针测bonding pad电压，发现VDD pad实测压降132mV
• 第二步：检查bonding wire model —— RedHawk默认wire inductance=0.5nH，但实测为1.2nH
• 第三步：分析瞬态电流 —— NPU core burst current达3.2A，di/dt=1.8A/ns

根因：RedHawk的DC分析忽略di/dt效应，而实际失效是L·di/dt导致的瞬态压降。
解法：

• 在RedHawk中启用transient analysis mode
• 导入current waveform（从PTPX提取）
• 将bonding wire inductance更新为1.2nH
  重仿真后max transient IR Drop=142mV，证实问题。解决方案：在VDD pad旁加3个100nF ceramic capacitor。

4.3 问题3：时序收敛，但芯片高温失效

现象：PrimeTime STA报告setup slack=0.12ns，但125℃环境测试fail。
排查思路：

• 第一步：用Thermal Explorer做瞬态热仿真，发现NPU core表面温度达112℃
• 第二步：查器件手册 —— 22nm FinFET在>105℃时Vt漂移导致delay增加15%
• 第三步：检查floorplan —— NPU core与heat sink mounting point距离2.3mm，超限

根因：STA未考虑温度对delay的影响。
解法：

• 在STA中启用temperature-aware analysis：

set_app_var timing_temperature_sensitivity true set_operating_condition -library tsmc22ff_125C -analysis_type ccs

• 重新floorplan：将NPU core移至距heat sink point ≤1.5mm处，实测结温降至98℃。

4.4 问题4：DFM density check fail，dummy填充后DRC error

现象：dfm_density_check.py报告metal4 density=0.38，需加dummy，但加完后DRC报“dummy overlap poly”。
排查思路：

• 第一步：report_drc -layer metal4 -region {x y w h}定位error位置
• 第二步：用Calibre查看GDS，发现dummy落在active area上方
• 第三步：检查dummy insertion script —— 未过滤active layer

根因：dummy insertion未做layer-aware mask。
解法：

# 正确dummy insertion active_mask = gds_layer_to_bitmap("active", gds_file) for dummy_pos in candidate_positions: if not active_mask[dummy_pos]: # 确保不在active上 add_dummy(dummy_pos)

4.5 问题5：IO Ring摆放后，时序skew超标

现象：DQS与data pins的physical distance差4.2mm，skew=28ps（spec≤25ps）。
排查思路：

• 第一步：report_timing -to <dqs_pin>查看path delay
• 第二步：report_net -net <dqs_net>发现DQS走线有2个unintended via
• 第三步：检查IO pad LEF —— DQS pad的pin layer定义为M5，但实际需走M6

根因：LEF文件中pin layer定义错误。
解法：

• 修正LEF：PIN dqs DIRECTION OUTPUT USE SIGNAL LAYER M6
• 重新import LEF，再runplace_opt

4.6 问题6：floorplan签核后，前端要求新增模块

现象：签核后前端增加“security engine”模块，面积120×120μm²。
应急流程：

1. 计算impact：security engine功耗密度2.1mW/μm²，需新增decap 15pF
2. 检查available area：在die corner找到150×150μm²空闲区
3. 更新constraint：create_placement_constraint -name sec_engine_loc -type location -objects {sec_engine} -center_x 2300 -center_y 2300
4. place_opt后run full DFM check
5. 若DFM fail，启动“area swap”协议：与邻近模块（如debug interface）交换位置，释放空间

注意：任何post-signoff变更必须更新docs/change_log.xlsx，记录变更原因、impact analysis、signoff re-run date。

4.7 问题7：多电压域floorplan中，level shifter placement混乱

现象：1.2V模块与0.8V模块间的level shifter被随机place，导致跨电压域走线长度激增。
解法：

• 在floorplan中定义level shifter placement region：

create_placement_blockage -name lvls_region \ -rect {1800 1800 2000 2000} \ -type hard

• 设level shifter constraint：

set_db level_shifter_0 .placement_constraint lvls_region

• 关键：level shifter必须靠近low-voltage domain side，因驱动能力弱。

4.8 问题8：HBM2接口的serdes eye diagram闭合

现象：HBM2 PHY眼图vertical opening <0.3V（spec≥0.4V）。
根因分析：

• 用EMX仿真发现，HBM2 PHY