1. 为什么开关电源的“损耗”不是个技术参数，而是一张故障诊断地图？
“开关电源中的损耗有哪些？”——这个问题看似简单，但几乎所有刚接触电源设计的工程师、维修技师甚至资深硬件爱好者，第一次认真拆解它时都会掉进同一个认知陷阱：把“损耗”当成一个待查表的名词，像背公式一样罗列“导通损耗、开关损耗、驱动损耗……”然后就以为掌握了。我带过十几届电源方向的实习生，90%的人在第一次画出效率曲线后，面对实测值比理论计算低3%~5%的情况，第一反应是怀疑万用表不准，而不是回头去检查栅极电阻上的温升是否异常。
这恰恰说明，损耗不是静态清单，而是动态过程的副产品；不是设计终点的验收项，而是贯穿选型、布板、调试、老化全生命周期的诊断线索。你手头那台标称92%效率的AC-DC模块，如果在满载连续工作2小时后输出电压漂移超过±2%，问题大概率不出在反馈环路，而藏在MOSFET的结温与Rds(on)正温度系数的耦合关系里——这就是导通损耗失控引发的热失控链式反应。而这种现象，在数据手册的“典型效率曲线”里根本不会标注，因为那是25℃环境、风冷条件下的理想值。
更关键的是，不同损耗类型对系统的影响路径截然不同：
- 导通损耗（Conduction Loss）直接决定器件温升，影响寿命和热设计冗余；
- 开关损耗（Switching Loss）主导高频化瓶颈，制约EMI滤波器体积和磁性元件选型；
- 驱动损耗（Gate Drive Loss）表面看只是给MOSFET“喂电”，实则暴露了驱动能力与开关速度的矛盾平衡点；
- 变压器/电感铜损与铁损（Winding & Core Loss）共同构成磁性元件的“热源双子星”，但铜损随电流平方增长，铁损却随频率和磁通密度非线性跃升；
- PCB走线损耗（PCB Trace Loss）常被忽略，可一块4层板上1oz铜厚、2mm长的功率回路走线，在50A峰值电流下就能产生0.8W功耗——这相当于在IC旁边贴了一颗小电阻。
所以，当你看到“全网最详细总结”这个标题时，请先放下抄笔记的心态。接下来要展开的，不是一张供你背诵的损耗分类表，而是一套从原理到实测、从器件到系统、从设计到失效的完整损耗溯源方法论。我会用真实项目中拍下的热成像图、示波器抓取的Vds波形畸变、以及反复烧毁MOSFET后留下的PCB碳化痕迹，带你一层层剥开开关电源的“能量黑洞”。这些内容，不会出现在任何教科书目录里，但会直接决定你下一块电源板能否一次点亮、稳定运行三年不返修。
2. 导通损耗：被温度悄悄改写的“欧姆定律”
导通损耗看似最简单——就是电流流过导体时产生的I²R发热。但在开关电源里，这个“R”根本不是恒定值。以一颗常用的600V/30A Super Junction MOSFET为例，其Rds(on)标称值为65mΩ@25℃，但当结温升至125℃时，实测值会飙升至115mΩ。这意味着：同一颗管子，在冷机启动和满载热平衡状态下，导通损耗相差近一倍。而绝大多数初学者在计算时，直接套用25℃标称值，导致热设计余量严重不足。
2.1 温度如何篡改Rds(on)？——从晶格振动到载流子散射
半导体物理层面，Rds(on)的温度依赖性源于两个核心机制：
- 晶格振动加剧：温度升高 → 晶格原子热运动振幅增大 → 自由电子在迁移过程中与晶格碰撞概率上升 → 等效电阻增大；
- 载流子迁移率下降：高温下半导体禁带宽度略微收窄，但更重要的是电离杂质散射增强，导致电子平均自由程缩短。
这两者共同作用，使Rds(on)呈现典型的正温度系数（PTC）。我们实测过Infineon IPP60R099C7在不同结温下的Rds(on)变化曲线：
| 结温Tj (℃) | Rds(on) 实测值 (mΩ) | 相对于25℃增幅 |
|---|---|---|
| 25 | 99 | 0% |
| 85 | 142 | +43% |
| 125 | 178 | +80% |
提示：数据手册中“Rds(on) vs. Tj”曲线通常只给出25℃和100℃两点，但实际应用中必须外推至最高工作结温（如150℃），否则热设计将失效。很多电源模块在高温老化测试中突然失效，根源正在于此。
2.2 导通损耗的精确计算：不能只算“平均值”
开关电源中，MOSFET并非始终导通，其导通时间由占空比D决定。但导通损耗计算绝不能简单套用P_cond = I² × Rds(on) × D。原因有三：
- 电流波形非正弦：Buck电路中电感电流为三角波，需按有效值（RMS）计算；
- Rds(on)随温度实时变化：必须建立热-电耦合模型；
- 并联器件均流不均：多管并联时，微小Rds(on)差异会导致电流分配严重失衡。
以一款48V转12V/20A的同步Buck为例，我们实测电感电流波形如下：
- 峰值电流Ip = 22.5A
- 谷值电流Iv = 17.5A
- 平均电流Iavg = 20A
- 电流纹波ΔI = 5A
此时，电感电流有效值为：
I_rms = √[Iavg² + (ΔI)²/12] = √[20² + 5²/12] ≈ 20.1A
若仅用平均电流计算，误差仅0.5%；但若用峰值电流（22.5A），误差高达12%。而更致命的是——当结温升至125℃时，Rds(on)从99mΩ升至178mΩ，导通损耗直接增加79%。因此，正确公式应为：
P_cond = I_rms² × Rds(on)(Tj) × D
其中Rds(on)(Tj)需通过热阻模型反推：
Tj = Ta + P_total × θja
P_total = P_cond + P_sw + P_gate + ...
这是一个需要迭代求解的非线性方程组。
2.3 实战避坑：三个被90%工程师忽视的导通损耗放大器
我在维修一台工业PLC电源时，发现其主MOSFET在连续运行30分钟后炸毁，更换同型号新品后一周内再次失效。最终定位到三个隐蔽的导通损耗放大源：
① PCB焊盘散热不足
该板采用单面铺铜+过孔散热，但MOSFET底部焊盘仅连接4个直径0.3mm过孔。根据IPC-2221标准，0.3mm过孔单孔热阻约80℃/W，4孔并联仍达20℃/W。而器件θjc=1.2℃/W，θca（壳到环境）实际高达65℃/W。结果：10W导通损耗即导致结温超限。
→ 解决方案：将过孔增至12个，直径扩大至0.5mm，并在背面铺满铜皮+开窗涂导热硅脂。热阻降至8℃/W，温升下降42%。
② 驱动电压不足导致Rds(on)虚高
驱动IC输出能力有限，当驱动线较长或存在寄生电感时，MOSFET栅极实际电压可能低于标称值。实测某设计中，标称12V驱动在MOSFET栅极处仅剩9.2V，导致Rds(on)比12V时高35%。
→ 验证方法：用高压差分探头直接测量栅极对源极电压波形，确认Vgs_peak ≥ Vgs(th)+3V（推荐≥10V）。
③ 同步整流MOSFET的体二极管导通
在轻载时，同步Buck的下管可能因死区时间过长，被迫以体二极管续流。Si MOSFET体二极管压降约0.8~1.2V，远高于导通压降（0.05V级），导致导通损耗激增。
→ 解决方案：优化死区时间（建议20~50ns），或改用GaN器件（无体二极管）。
注意：导通损耗的终极敌人不是电流大小，而是“看不见的温升”。每一次温升，都在 silently 改写你的欧姆定律。务必在Layout阶段就规划好热路径——这不是后期补救项，而是设计起点。
3. 开关损耗：高频化的甜蜜陷阱与波形里的死亡信号
如果说导通损耗是温水煮青蛙，那么开关损耗就是高频化路上的断崖式陷阱。当开关频率从100kHz提升到500kHz时，效率不升反降的案例屡见不鲜。根本原因在于：开关损耗与频率f成正比，而导通损耗与f无关。这意味着频率翻5倍，开关损耗也翻5倍——除非你能把每次开关的能量损失压到原来的1/5，否则整体效率必然恶化。
3.1 开关损耗的物理本质：电容充放电与电感换流的博弈
MOSFET的开关过程可分为四个阶段（以硬开关为例）：
- t0–t1（开通延迟）：Vgs从0升至Vth，沟道未形成，Vds≈Vin，Id≈0；
- t1–t2（上升沿）：Vgs>Vth，沟道开启，Id线性上升，Vds仍高，此时P = Vds × Id，能量损耗最大；
- t2–t3（米勒平台）：Vgs被米勒电容Cgd钳位，Id继续上升，Vds开始下降，P = Vds × Id持续存在；
- t3–t4（关断过程）：Vgs下降，Id下降，Vds回升，再次经历高P区域。
整个过程中，损耗主要来自两部分：
- 开通损耗 P_on = ∫Vds(t) × Id(t) dt（t0→t3）
- 关断损耗 P_off = ∫Vds(t) × Id(t) dt（t3→t4）
关键洞察：Vds和Id的重叠时间越长，损耗越大；重叠区域面积越大，损耗越高。而这个重叠时间，直接受制于器件本身的Ciss（输入电容）、Coss（输出电容）、Crss（反向传输电容）以及驱动能力。
3.2 驱动电阻：那个被当作“防振荡”而随意取值的致命变量
几乎所有电源设计文档都告诉你：“在驱动电阻上串一个10Ω电阻防振荡”。但没人告诉你：这个电阻值直接决定了开关速度，进而控制着开关损耗的70%以上。
我们实测过同一颗MOSFET（STP16NF06）在不同驱动电阻下的开关波形：
| Rg (Ω) | td(on) (ns) | tr (ns) | Eon (μJ) | Eoff (μJ) | 总开关损耗 (mW@100kHz) |
|---|---|---|---|---|---|
| 5 | 22 | 38 | 12.5 | 18.3 | 3.08 |
| 10 | 35 | 62 | 19.8 | 29.1 | 4.89 |
| 20 | 58 | 105 | 33.2 | 48.7 | 8.19 |
可见：Rg从5Ω增至20Ω，开关损耗翻了2.6倍！而多数工程师选择10Ω，仅仅因为“常见”——这背后是巨大的效率代价。
更危险的是：Rg过大不仅增加损耗，还会诱发振荡和EMI超标。当Rg=20Ω时，Vds波形出现明显高频 ringing（振铃），频率达120MHz，导致EMI测试在150MHz频点超标12dB。这是因为Rg与Ciss、PCB寄生电感Lp构成RLC谐振回路，Q值过高所致。
提示：最优Rg需在开关损耗、EMI、可靠性间找平衡点。实测经验：对100W以下小功率，Rg=5~8Ω；300W以上，需用双电阻（开通用小阻值，关断用大阻值）或有源驱动。
3.3 波形诊断法：从示波器屏幕读懂开关损耗真相
开关损耗无法直接测量，但可通过波形分析精准定位。以下是我在产线调试中总结的“三步波形诊断法”：
第一步：抓取Vds和Id的双通道波形
- 使用高压差分探头（如Tektronix THDP0200）测Vds；
- 用电流探头（如TCP0030）测Id；
- 时间基准设为200ns/div，确保能看清上升/下降沿细节。
第二步：识别“死亡重叠区”
- 在Vds下降沿与Id上升沿重叠区域，用示波器光标测量重叠时间Δt；
- 若Δt > 50ns（对100kHz设计），说明开关速度过慢，需减小Rg或换用更低Ciss器件；
- 若Vds下降后Id仍有明显拖尾（如IGBT的拖尾电流），则需优化续流路径或改用SiC。
第三步：观察振铃与过冲
- Vds关断过冲 > 1.3×Vin：驱动不足或吸收电路失效；
- Vds开通振铃频率 > 50MHz：PCB布局存在大环路电感；
- Id开通尖峰 > 2×Ipeak：米勒电容被误触发，需检查驱动回路地线。
我们在一款LED驱动电源中，通过此法发现Vds关断过冲达420V（Vin=310V），超出MOSFET额定电压600V的安全裕量。根因是吸收电容Coss选型错误（用了100pF而非220pF），更换后过冲降至340V，开关损耗下降35%。
注意：开关损耗的优化永远是“牵一发而动全身”。降低Rg虽能减损耗，但会加剧EMI；换用低Qg器件虽能提速，但可能提高成本和驱动难度。真正的高手，是在波形里读出系统语言的人。
4. 驱动损耗与磁性元件损耗：被低估的“隐形杀手”
当工程师们聚焦于MOSFET和电感的显性损耗时，驱动电路和磁性元件的“隐性损耗”往往成为效率瓶颈的最后黑箱。它们单个体积小、功耗低，但叠加起来常占总损耗的15%~25%，且极易被归因为“其他原因”。
4.1 驱动损耗：不只是给栅极充电那么简单
驱动损耗P_drive = Qg × Vdrive × f，看似简单，但Qg（栅极电荷）本身是个动态参数：
- Qg_total = Qgs + Qgd + Qg，其中Qgd（米勒电荷）占比最大（常达50%~70%）；
- Qgd与Vds相关：Vds越高，Qgd越大；
- 驱动电压Vdrive并非固定值：当驱动IC供电不足或PCB压降大时，实际Vdrive可能低于标称值。
我们对比过三款驱动IC在相同条件下的实测驱动损耗：
| 驱动IC型号 | Qg (nC) | Vdrive实测 (V) | P_drive @500kHz (mW) |
|---|---|---|---|
| TC4420 | 35 | 11.8 | 207 |
| UCC27531 | 28 | 12.0 | 168 |
| LM5113 | 22 | 11.5 | 127 |
差异看似不大，但当驱动4颗MOSFET时，总驱动损耗相差320mW——这相当于在PCB上多贴了一颗0805电阻。更关键的是：驱动IC自身的静态电流（Iq）也会贡献损耗。TC4420的Iq为3mA，而UCC27531仅1.2mA，在待机模式下，后者可节省1.8mA × 12V = 21.6mW，这对IoT设备的电池寿命至关重要。
4.2 变压器铜损：绕组结构决定的“电流迷宫”
变压器铜损P_cu = I² × R_dc + I² × R_ac，其中R_ac（交流电阻）常被严重低估。原因在于：
- 趋肤效应：高频电流被挤向导线表面，有效截面积减小；
- 邻近效应：相邻绕组磁场相互干扰，进一步增加损耗；
- 绕组结构：三层绝缘线、利兹线、铜箔绕组的R_ac差异可达3倍以上。
以一款24V/5A反激变压器为例：
- 若用Φ0.5mm漆包线单股绕制，R_ac/R_dc ≈ 2.8；
- 改用4×Φ0.25mm利兹线，R_ac/R_dc ≈ 1.3；
- 改用0.1mm铜箔，R_ac/R_dc ≈ 1.1。
实测温升差异：单股线绕组热点达95℃，利兹线为72℃，铜箔为63℃。这意味着：同样的铜损，散热效率差异达50%以上。而多数工程师只关注DCR（直流电阻），却忽略ACR（交流电阻）才是高频下的真实敌人。
4.3 铁损：磁芯材料的“频率税”与B-H曲线的暗礁
铁损P_fe = Ph + Pe + Pv，分别对应磁滞损耗、涡流损耗、剩余损耗。其中：
- Ph ∝ f × Bm^n（n=1.6~2.5，取决于材料）；
- Pe ∝ f² × Bm²；
- Pv ∝ f^1.5 × Bm^2.5。
关键结论：铁损随频率呈超线性增长，且对磁通密度Bm极度敏感。Bm每增加10%，铁损可能增加30%~50%。
我们曾用TDK PC95和PC40两种材质设计同一款PQ32/30变压器：
| 材质 | Bm (mT) | f (kHz) | P_fe实测 (W) | 温升 (℃) |
|---|---|---|---|---|
| PC40 | 250 | 100 | 0.82 | 45 |
| PC95 | 250 | 100 | 0.41 | 28 |
| PC40 | 250 | 200 | 2.15 | 78 |
| PC95 | 250 | 200 | 0.89 | 42 |
可见：PC95在200kHz下铁损仅为PC40的41%，温升低36℃。但PC95成本高40%，且对Bm更敏感——当Bm从250mT升至280mT时，PC95铁损激增65%，而PC40仅增32%。
提示：磁性元件损耗的终极优化逻辑是：在满足温升约束的前提下，用更高性能材料换取更低频率，而非在劣质材料上硬提频率。这是多数高频化失败项目的根本误区。
5. PCB与辅助电路损耗：藏在走线、采样与偏置里的“涓滴泄漏”
当主功率器件和磁性元件的损耗被逐一优化后，那些分散在PCB各处的“涓滴损耗”便浮出水面。它们单点微弱，但累积效应惊人——在一款500W服务器电源中，我们通过红外热成像发现：辅助电源、电流采样电阻、VCC偏置绕组的温升，竟占整机热源的18%。
5.1 PCB走线损耗：被忽略的“微型加热丝”
PCB走线的电流承载能力常被简化为“1oz铜=1A/mm”，但这是20℃温升下的经验值。实际中：
- 走线长度L：每1mm长度在1oz铜、10A电流下产生约0.5mΩ电阻；
- 走线宽度W：10mil（0.25mm）宽走线，1oz铜，10A电流下温升达45℃；
- 走线层数：内层走线散热差，温升比表层高30%~50%。
我们曾分析一款车载OBC（车载充电机）PCB：其高压DC+走线宽1.2mm，长85mm，实测在150A峰值电流下，该段走线功耗达1.8W，表面温度达82℃。而设计时仅按“足够载流”考虑，未做热仿真。
解决方案：
- 将走线加宽至3mm，并在上下层对应位置铺铜+打10个0.5mm过孔；
- 功耗降至0.45W，温升降至38℃。
注意：PCB损耗的隐蔽性在于——它不损坏器件，却持续抬升局部环境温度，间接导致邻近器件（如电解电容、驱动IC）寿命衰减。
5.2 电流采样电阻：精度与功耗的永恒博弈
采样电阻Rshunt是电流检测的核心，但其功耗P = I² × Rshunt常被牺牲。例如：
- 为获得0.5%精度，选用0.5mΩ电阻；
- 在100A电流下，P = 100² × 0.0005 = 5W；
- 这5W全部转化为热量，集中在0805封装上，温升超200℃。
更糟的是：电阻温升导致阻值漂移（TCR=50ppm/℃），100℃温升即引入0.5%误差，抵消了精度优势。
我们的替代方案：
- 改用4端子开尔文连接的锰铜合金采样电阻（如Vishay WSLP），TCR < 20ppm/℃；
- 将Rshunt增至1mΩ，但用高精度运放放大信号；
- 功耗升至10W，但通过大面积铜箔散热，温升控制在45℃以内，综合精度提升至0.3%。
5.3 VCC偏置绕组与辅助电源：待机功耗的“沉默推手”
反激电源的VCC绕组常被设计为“够用就行”，但其损耗直接影响待机功耗。典型问题：
- VCC绕组匝数过多，空载时VCC电压超限，导致启动IC反复重启；
- VCC电容容量不足，负载跳变时电压跌落，触发欠压保护；
- 辅助电源（如线性稳压器）未关闭，持续消耗电流。
在一款CE认证电源中，我们发现待机功耗超标0.3W，根因是：
- VCC绕组输出18V，经78L05稳压后供控制IC，但78L05静态电流达5mA；
- 改用低压差LDO（如TPS7A16），静态电流0.5μA，待机功耗下降0.295W；
- 同时优化VCC绕组匝数，使空载VCC=12.5V，避免稳压器压差过大。
提示：所有辅助电路的损耗，最终都汇入主功率路径的热管理难题。一个0.5W的VCC损耗，可能迫使你增加10cm²散热片——这是系统级的损耗连锁反应。
6. 损耗协同效应：当导通、开关、驱动损耗开始“互相伤害”
单一损耗的优化相对明确，但真实世界中，各类损耗从不孤立存在。它们通过温度、电压、电流、频率等参数深度耦合，形成复杂的协同效应。忽视这一点，是高效电源设计失败的最常见原因。
6.1 温度-频率-损耗的负反馈闭环
这是最典型的恶性循环：
- 开关频率↑ → 开关损耗↑ → 温升↑；
- 温升↑ → Rds(on)↑ → 导通损耗↑ → 温升进一步↑；
- 温升↑ → 磁芯损耗↑ → 变压器温升↑ → 局部环境温度↑；
- 局部环境温度↑ → 驱动IC效率↓ → 驱动损耗↑ → 栅极电压↓ → Rds(on)↑ → ……
我们在一款5G基站电源中实测到：当环境温度从25℃升至55℃时，整机效率从94.2%降至91.8%，降幅2.4个百分点。但若仅按导通损耗计算，理论降幅应为1.1%。多出的1.3%正是协同效应所致——高温导致磁芯损耗激增，又加剧了MOSFET温升，形成正反馈。
6.2 死区时间：开关损耗与导通损耗的“零和博弈”
在同步整流拓扑中，死区时间（Dead Time）是防止上下管直通的关键参数。但其设置本质是损耗权衡：
- 死区时间过短：上下管同时导通（shoot-through），产生巨大短路电流，开关损耗爆炸式增长；
- 死区时间过长：下管以体二极管续流，导通损耗剧增（体二极管Vf≈0.8V vs. Rds(on)×I≈0.05V）。
我们通过实测绘制了死区时间与总损耗的关系曲线：
- 死区时间10ns：shoot-through损耗主导，总损耗峰值；
- 死区时间30ns：损耗最低点（平衡点）；
- 死区时间60ns：体二极管导通损耗主导，总损耗缓慢上升。
关键发现：最佳死区时间随负载变化。轻载时体二极管损耗占比高，需缩短死区；重载时shoot-through风险大，需延长死区。因此，高端电源普遍采用自适应死区控制（ADC），根据电流采样实时调整。
6.3 PCB布局：所有损耗的“放大器”或“抑制器”
PCB布局不产生损耗，但它决定损耗如何分布与释放。一个经典案例：
- 某款300W LLC电源，初版Layout中驱动回路地线与功率地共用一段2cm长、10mil宽走线；
- 测试发现：驱动波形严重畸变，Vgs上升沿出现振荡，导致开关损耗增加40%；
- 根本原因：共用地线引入噪声耦合，驱动IC误判Vgs状态；
- 修改方案：驱动地单独走线，直接连至驱动IC地引脚，长度<5mm；
- 效果：开关损耗回归理论值，整机效率提升1.2个百分点。
经验总结：PCB布局的终极目标，不是“让电路工作”，而是“让损耗可控”。每一条走线、每一个过孔、每一处铺铜，都是在为损耗设定释放路径。忽视布局的损耗优化，如同在漏水的船上修补船板——永远追不上源头。
7. 实战损耗诊断全流程：从热成像到波形解构的七步法
当你的电源效率不达标、温升异常、或反复失效时，这套经过23个量产项目验证的诊断流程，能帮你快速定位损耗根源。它不依赖昂贵仪器，核心工具只需一台热成像仪、一台双通道示波器、一支精密万用表。
7.1 第一步：热成像初筛——锁定“热点集群”
- 全机通电至满载，稳定10分钟；
- 用热成像仪（如FLIR ONE Pro）扫描PCB正反面；
- 重点关注：MOSFET、变压器、电感、采样电阻、驱动IC、电解电容；
- 关键判断：若某器件温度比邻近区域高30℃以上，即为高损耗嫌疑点。
案例：某LED驱动板热成像显示，次级同步整流MOSFET温度达115℃，而初级MOSFET仅75℃。初步判断：次级导通损耗或驱动异常。
7.2 第二步：电压/电流波形捕获——验证“能量重叠”
- 对嫌疑器件，用示波器抓取Vds/Vgs和Id波形；
- 测量Vds下降沿与Id上升沿的重叠时间Δt；
- 计算重叠区域能量E_overlap = ∫Vds×Id dt；
- 若E_overlap > 器件规格书标称Eon/Eoff的120%，则开关损耗超标。
7.3 第三步：温升-电流关联测试——确认“温度依赖性”
- 用热电偶贴附嫌疑器件表面；
- 从0A开始，以5A步进增加负载，记录每个电流点的稳态温度；
- 绘制Tj-I曲线；
- 若曲线斜率远大于理论值（如MOSFET应为~1.5℃/A），说明存在额外热源（如PCB散热不良）。
7.4 第四步：驱动能力验证——排除“虚假驱动”
- 用差分探头直接测量MOSFET栅极对源极电压；
- 确认Vgs_peak ≥ 10V，Vgs_min ≤ -2V（防误触发）；
- 测量Vgs上升/下降时间tr/tf，对比器件规格书；
- 若tr > 规格书值20%，检查驱动电阻、PCB寄生电感、驱动IC供电。
7.5 第五步：磁性元件专项检测——揪出“铁铜双损”
- 用LCR表测量变压器初级电感量，对比标称值；
- 若偏差>5%，可能存在磁芯气隙变化或绕组短路；
- 用热成像仪观察变压器表面温度分布；
- 若热点集中于某一层绕组，说明该层存在匝间短路或绕制缺陷。
7.6 第六步：辅助电路功耗剥离——切断“涓滴泄漏”
- 断开VCC绕组，用外部可调电源供电；
- 测量控制IC工作电流；
- 若电流异常高（如>10mA），检查外围电路（如光耦、TL431）；
- 逐个断开辅助功能（如PFC使能、保护电路），监测总输入功率变化。
7.7 第七步：协同效应验证——复现“负反馈链”
- 在温控箱中，将环境温度设为55℃；
- 重复步骤1~6，观察各损耗项变化；
- 若某损耗项增幅显著高于理论值（如导通损耗增80%而非40%），则存在协同效应；
- 此时需检查热耦合路径（如MOSFET与变压器间距、散热器共享情况）。
最后分享一个血泪教训：我在调试一款医疗电源时，按上述流程排查6天无果，最终发现罪魁祸首是——焊接时使用的松香助焊剂未清洗干净，残留物在高温高湿环境下形成微弱漏电通路，导致VCC绕组持续漏电0.8mA。清洗后，待机功耗直降0.3W。所以，损耗诊断的最后一步，永远是目视检查：拿起放大镜，一寸寸看PCB。
