IC版图设计，布局永远排在画线之前。很多初学版图的人盯着DRC rule记，以为不出错就是好版图，但真正决定芯片能不能工作在目标频率、目标功耗、目标噪声水平上的，往往是你把模块放在了哪里、电源怎么进去、敏感信号怎么走。做项目做久了你会越来越信一句话：版图能不能用，一半在布局。这次我把多年积累的IC版图设计布局经验整理成90条，按项目推进顺序分类，既适合模拟版图工程师，也适合数字后端和刚转行的学生。
1. 项目概述：为什么要整理这90条版图布局经验
1.1 版图布局在IC设计链条里的位置
一个芯片从架构定义到GDS tapeout，前端把电路原理图倒腾清楚之后，后面的物理实现基本就是版图工程师的主场。很多人以为版图就是把晶体管画出来、把线连上、跑完DRC和LVS就完事，其实这是把版图工程师看成了“画图的”。真正做过模拟混合信号芯片的人都有体会，版图规划阶段一旦把模块位置定错，后面即便把每一根线都画得干干净净，噪声、失配、电源压降这些硬指标照样可能崩掉。
版图布局处于前端netlist和后端物理验证之间，却直接决定芯片的寄生参数、电流路径、热分布和噪声耦合。同一个电路，换一种放法，性能可能差出百分之三四十。尤其是LDO、Bandgap、PLL、ADC/DAC这类对噪声和匹配极其敏感的模块，布局错了，跑多少遍后仿真都救不回来。
我在项目评审时看过太多“原理图没问题，版图一塌糊涂”的案例。问题不在画图技巧，而在布局思路。这个阶段的决策成本最低，改一个模块位置可能只花半天，等所有金属线布完再发现布局缺陷，那就等于推倒重来。
1.2 这份经验清单适合谁、能解决什么问题
如果你是模拟版图工程师，这里很多条都是你每天要面对的：匹配怎么摆、guard ring怎么打、电源地怎么进模块。如果你做数字后端，后面也有数字标准单元布局、电源网格、congestion相关的条目。刚入行的学生更可以把它当作checklist，画完一版图对着过一遍，能少走很多弯路。
这份清单解决的核心问题有三个：一是在动手之前怎么定好全局方向；二是在具体模块排布时怎么避坑；三是在验证和交付阶段怎么把自己的工作变成可追溯、可复用的成果。它不替代工艺规则，也不替代EDA工具教程，而是把那些“师傅在评审时才说的经验”铺到纸面上。
1.3 90条经验的组织逻辑
这90条我按项目推进顺序分成九个板块，每个板块10条。从宏观floorplan开始，到器件匹配、电源地网络、信号隔离、ESD/IO，再进入数字模块与传统布线的交叉区域，最后落到工艺约束和交付习惯。前五块偏模拟与混合信号，第六块以后数字内容会多一些。项目类型不同，侧重点自然不同，但核心原则一致：版图布局要为电流、信号和工艺服务，而不是为了把面积画小、把图凑满。
2. 90条核心经验：按模块逐条拆解
2.1 全局floorplan与模块划分：经验01-10
全局布局是整个版图项目的第一颗扣子。这个阶段看不到具体晶体管，但方向一旦错了，后面每一步都在为错误买单。我每次做floorplan都会把下面10条过一遍。
经验01：先画线框，再画版图
不管时间多紧，动手画任何管子之前，先在整个芯片边界里把模块框摆出来。确定大模块的相对位置、IO方向、电源入口和主要信号流向。线框阶段花两小时，能省掉后面两周的返工。
经验02：模块分区按信号流走，不按功能名硬凑
两个模块名字上都叫“模拟”，不代表可以紧挨着放。要看它们的信号是强信号还是弱信号，电流是大还是小。一个音频模拟前端和一个电机驱动电路都是模拟，但驱动电路的开关噪声会把前端淹没。分区时先标出每个模块的噪声等级和电流等级，再决定物理位置。
经验03：数字模块与敏感模拟模块必须物理隔离
数字电路开关时的电源毛刺和衬底噪声非常可观。即便有guard ring，也不要让数字模块和Bandgap共享一块没有隔离的衬底区域。条件允许时，中间用一条较宽的隔离带或deep n-well断开。
经验04：敏感模块离IO开关区至少留出一个guard ring的间距
IO PAD内部有大尺寸驱动管和ESD保护结构，开关瞬间会向衬底注入噪声。敏感模拟模块如果贴着IO放，等于把噪声源搂在怀里。一般我会在敏感模块外打一圈完整guard ring，再与IO区域拉开至少几十微米距离。
经验05：大电流模块要靠近Pad，电源路径要直
LDO输出级、功率放大器这类大电流模块，离Pad越远，金属线电阻和寄生电感越大。版图上表现为重负载时输出电压被IR drop拉低。放模块时先看清楚电流从哪个Pad进、哪个Pad出，把大电流通路缩短到极致。
经验06：不同电源域之间预留隔离槽
模拟电源、数字电源、IO电源如果能在floorplan阶段就分区域放置，后期电源网络会清爽很多。强行让两个电源域在版图中间交叉，最后要么在金属层上打架，要么产生不必要的噪声耦合。
经验07：给匹配结构留对称空间，别为了省面积把差分对压扁
匹配管、电阻阵列、电容阵列都需要一个方方正正的对称区域。如果你在floorplan阶段就把这片区域截成L形、挤压成窄条，后面摆对称结构会非常痛苦，强行塞进去的匹配效果也差。
经验08：关键信号线在floorplan阶段就规划好走向
跟电路设计确认哪几条是最高优先级信号，比如采样时钟、高阻节点、差分输入，然后在floorplan时让对应模块朝这个方向开门，线路尽量笔直，避免绕大圈。绕线等于增加寄生电容和耦合机会。
经验09：面积利用率不要堵死，留10%左右余量给ECO
芯片面积是成本，但把每个区域都塞到100%满，后面任何一个改动都会引发连锁调整。我习惯在floorplan阶段留出10%左右空白，不强行压缩模块间距，这样改版时还能局部调整，不至于整体重排。
经验10：所有器件方向在floorplan阶段就统一
同一模块里，器件沟道方向不一致会导致工艺注入和刻蚀差异，影响匹配精度。在floorplan阶段就决定好模块的坐标朝向，并让所有标准单元和模拟器件遵循同一方向，避免后来逐个翻转。
2.2 匹配、对称与器件排布：经验11-20
匹配是模拟版图的灵魂。差分对、电流镜、分压电阻、采样电容，这些结构对工艺梯度和热梯度非常敏感。下面10条是我处理匹配结构时最常用的方法。
经验11：差分对管必须用common centroid结构
这是最经典的匹配手段。两个差分管拆成四份或更多份，交叉排列，让工艺梯度对两个管子影响一致。哪怕面积多花一点，也值得。
经验12：匹配管旁边必须加dummy，末端dummy不能省
光刻和刻蚀时，边缘器件的环境与内部器件不同。差分对最外侧如果没有dummy管，两个管子的周边环境不对称，失配会明显变大。dummy管要与真实管保持相同间距和方向。
经验13：匹配器件的摆放方向必须一致
同一个电流镜里的管子，哪怕大小不同，沟道方向也要保持同向。转90度摆放会引入明显的栅极取向失配，这在先进工艺里尤其明显。
经验14：关键对管要靠近放置，距离越近梯度影响越小
芯片上的离子浓度和氧化层厚度都有缓慢梯度，两个匹配管隔得越远，感受到的工艺差别越大。所以差分对要尽量贴在一起，中间不要穿插无关器件。
经验15：大尺寸匹配管要拆成多个子器件并联
把一个宽长比很大的管子画成整条，不仅栅极电阻大，而且匹配效果差。把它拆成叉指结构或阵列，再按common centroid排列，匹配和频率特性都会改善。
经验16：电阻匹配要注意电流方向一致
如果在同一组匹配电阻里，有些电流从左到右、有些从右到左，热梯度产生的影响会抵消。更稳妥的做法是让所有电阻条的电流方向一致，配合dummy电阻保护端头。
经验17：电容阵列外围要加一圈dummy电容
与晶体管同理，电容阵列边缘会出现腐蚀和介质厚度偏差。在真实电容外面加一圈同材料、同层叠的dummy，可以显著提高电容间比例精度。
经验18：敏感匹配区上方不要走金属信号线
上方金属层的寄生电容会耦合到匹配节点的电荷。高速变化的信号线如果跨越差分输入端，会造成动态失配。走线规划时，要么让这些信号避开匹配区，要么在中间插入用地屏蔽的金属层。
经验19：考虑well proximity effect，沟道到well边界距离要一致
离子注入靠近well边缘时浓度会发生变化，影响阈值电压。匹配晶体管的沟道到well边界距离必须保持相等，不能一个靠近边缘、一个在中间。
经验20：热源靠近匹配对会影响offset，定位热源要避开匹配区域
大功耗模块会形成局部热点，造成温度梯度。如果把Bandgap的差分对放在功率管旁边，输出参考电压会随负载变化漂移。布局时让匹配器件远离已知热源，或者让匹配器件关于热源中心对称。
2.3 电源/地网络设计：经验21-30
电源和地是整个芯片的血管。布局阶段不考虑电流承载，后面靠布线硬补救，大多是亡羊补牢。
经验21：IR drop要在布局阶段就估算，不要等画完再看
先进工艺下金属电阻不断上升，IR drop经常成为tapeout后功能异常的元凶。高压差模块尤其要提前估算，比如2.5V电源域如果允许3%压降，那么从Pad到模块端的总压降就不能超过75mV，这个预算要在layout初期分给每一段金属和过孔。
经验22：地网络要成网格，不能单线串接各个模块
模拟版图最忌讳把所有模块的地像糖葫芦一样串起来，后级电流会通过公共地线干扰前级。正确做法是用粗的电源地网格覆盖整个芯片区域，各个模块就近接地，尽量减小公共阻抗。
经验23：模拟地和数字地在芯片内部单点连接
模拟电路对地平面噪声极其敏感，数字地噪声又特别大。通常做法是模拟地与数字地各自成网，在芯片内某个物理点单点相连，再分别接回PAD。这个连接点要选在噪声敏感度最低的地方。
经验24：大电流路径上的金属堆叠要足够厚，过孔阵列不能吝啬
电流密度决定金属和via宽度。一个大电流输出级如果只用一层金属走线，即便线宽满足规则，寄生电阻也可能过大。建议多层金属并联，在层间切换处打满过孔阵列，降低电流密度。
经验25：EM规则要在电源走线时同步检查
电迁移不是只靠DRC跑出来的，很多工艺厂的EM检查需要专门的电流密度文件。布局阶段就要对照各层金属和via的最大电流约束，否则后面会出现大片红色violation，改起来要命。
经验26：ESD电流路径不能与核心电路共用一条窄地线
ESD事件发生时电流可以达到安培级，如果这条大电流路径与Bandgap的参考地共用金属线，瞬间地弹会把核心电路打坏。ESD电流路径要从PAD单独拉到ESD器件，再回到电源环，不经过核心模块。
经验27：电源网络尽量用高层金属，降低电阻并减少对底层器件的干扰
顶层金属通常更厚、电阻更小，也离衬底远。把电源主干放在高层金属，底层金属留给关键信号，可以减少电源噪声对敏感节点的容性耦合。
经验28：每个模块底下都要打衬底接触并围guard ring
guard ring不是装饰，它给衬底注入的少数载流子提供一个低阻抽走通道，防止闩锁和噪声扩散。模拟模块周围至少要有一圈完整的衬底接触ring，并用金属与地良好连接。
经验29：电源到模块内部的支路，逐级加宽，不要突然变细
如果主干电源线宽度是50微米，进模块时突然缩到2微米，这2微米就成了整个模块的电源瓶颈。支路应该像树一样逐级渐变，同时考虑电流量级。
经验30：用IR drop map做最终判断，不要只靠肉眼估
高级一点的工具可以直接跑静态IR drop分析，输出整个芯片的压降分布图。即便没有EDA license，也可以在LVS后用电阻估算工具算一下最远端模块的压降，心里有数再往下走。
2.4 信号完整性、隔离与屏蔽：经验31-40
模拟混合信号芯片里，噪声耦合是版图阶段最大的敌人。下面的经验主要用来保护敏感信号，同时减少对外辐射。
经验31：敏感信号线两侧加地线shielding
一条高阻信号线如果旁边是跳变信号，会通过寄生电容耦合噪声。在敏感线两侧各拉一条地线，能有效把电场耦合泄放到地。注意屏蔽地线的两端都要有良好接地，最好形成完整回路。
经验32：数字总线与模拟信号相交时，用垂直金属层跨越
同一层金属的平行走线最容易串扰，不同层垂直走线耦合要小得多。如果不可避免要跨越，尽量在正交方向走最短距离，并且不要跨越敏感节点上方。
经验33：振荡器等强噪声源要加隔离环
内部时钟发生器、高频振荡器是强烈的噪声源。它们周围不仅要有电源地ring，条件允许还要加deep n-well隔离，把衬底噪声锁定在局部区域。
经验34：guard ring一定要打到低阻抗地，不能浮空
打了一圈ring但连接的是高阻地或只在一端接地，效果大打折扣。正确的guard ring是四边都通过金属连到低阻抗地PAD，形成法拉第笼一样的包围。
经验35：时钟线远离高阻节点
晶振输入、运放输入、Bandgap输出这类高阻节点，微小的耦合电流就能改变电压。布局时把这些信号单独规划，让时钟线绕道，不给任何容性耦合机会。
经验36：ADC/DAC采样信号附近不要放开关电源类的大电流瞬变模块
采样电容上的电荷非常珍贵，开关电源的di/dt会通过磁场和衬底瞬态耦合到采样网络。放置采样电容和采样开关时，尽量远离功率级开关管。
经验37：关键走线避免与相邻线长距离平行
两条线哪怕不是同一层，如果平行距离很长，层间耦合依然可观。对关键线做shielding或拉开间距，比试图靠线宽减小耦合有效得多。
经验38：屏蔽层的接地要“首尾相连”
很多工程师画同层屏蔽只在起点接地，终点悬空。这样屏蔽层会变成一根半波振子，反而引入额外噪声。正确做法是屏蔽金属条两端都打孔接地，形成完整闭环。
经验39：衬底耦合隔离，间距比屏蔽更重要
对于衬底噪声，最有效的防线不是金属屏蔽，而是距离。把敏感电路与数字噪声源隔开500微米以上，比打十圈guard ring还管用。面积允许时，优先拉开距离。
经验40：高阻节点周围即使不走线，也要考虑顶层金属覆盖
有的高阻节点即使没有相邻信号线，上方的金属层如果跨着时钟网络，会形成垂直耦合。我会在高阻节点上方加一块接地金属平面，阻断这个方向的电场线。
2.5 ESD、IO与Pad布局：经验41-50
ESD保护在版图阶段往往被放到最后，可一旦静电打坏芯片，前面所有工作归零。IO布局和ESD器件摆放需要提前规划。
经验41：IO与核心电路间距要满足ESD设计窗
ESD设计窗是指保护器件触发电压必须低于栅氧击穿电压，而维持电压又要高于正常工作电压。版图上如果ESD器件离保护器件太远，寄生电阻会抬升实际到达核心电路的电压，所以间距必须严格计算。
经验42：ESD器件要靠近PAD放置，寄生电阻越小越好
PAD到ESD器件的金属路径上，每一欧姆寄生电阻在ESD电流下都会产生巨大压降。让ESD保护管紧挨着PAD，金属连接尽量短而宽。
经验43：每个电源域都要有独立的电源到地ESD clamp
不要指望一个电源域的clamp能保护另一个电源域。不同电源域之间没有共同的低阻路径，ESD电流无处泄放，损坏风险极高。每个供电域都需要一组VDD-to-VSS clamp。
经验44：模拟IO与数字IO不要混用同一条ESD总线
不同电源域的ESD总线如果直接连在一起，会形成意想不到的漏电路径。模拟地与数字地分开的系统里，ESD clamp也要遵循原电源域隔离原则。
经验45：Latch-up guard ring必须双环
IO区域最容易触发闩锁。正确的做法是在ESD器件周围打一圈N+ ring和一圈P+ ring，分别接到VDD和VSS，形成双环保护。只打一圈环的效果差很多。
经验46：IO区域不要走核心高精度信号
IO口有大量快速翻转信号，容性耦合和衬底噪声都很严重。核心高精度信号尽量通过远离IO区域的内层路径走，不要图方便横穿IO电源环。
经验47：输出级大尺寸驱动管要排成阵列，并均匀布置过孔
驱动管的金属电流非常大，把一个大管画成一条细长结构，金属电流会集中在末端。拆成多个finger并排出阵列，每个finger的源漏都打满via，让电流均匀流向输出Pad。
经验48：ESD路径上要确保从PAD到clamp全程金属通畅
有的版图在PAD和clamp之间因为要绕其他信号，把金属层切得很乱，ESD电流被迫走窄线或多次跳层，相当于增加电阻。ESD路径要像高速公路，直、宽、少跳层。
经验49：输入PAD的二极管方向不能接反，触发极性要一致
双向ESD保护结构里的二极管，极性接反会导致正常信号被钳位。务必对照原理图确认每个二极管阳极阴极方向和ESD极性。
经验50：floorplan阶段就要拉通IO ring布局
IO PAD的数量和位置往往由封装决定，不能等版图画了一半再去塞ESD器件。先在floorplan中摆好PAD、ESD器件和IO电源环，再填核心模块，效率会高很多。
2.6 数字标准单元吸引与布局：经验51-60
数字模块在后端工具里可以自动布局，但自动不等于完全不管。合理的约束和区域规划才是关键。
经验51：数字模块用自动布局，但要先用region圈好边界
不要让工具把标准单元撒到芯片任意角落。给数字模块建好region和blockage，工具只会在允许区域内优化，这样模拟模块不被侵占，电源网络也更好规划。
经验52：标准单元的电源轨要与row方向对齐，不要手工拉歪
标准单元row在工艺库里已经定义好电源轨位置。手动调整单元方向或微移单元，会破坏row结构，导致VDD/VSS rail不连续，自动布线的电源完整性也受影响。
经验53：先确定IO pin位置再做placement
数字模块的输入输出pin如果最后才定，标准单元布局已经成型，只能靠长绕线硬接，congestion会直线上升。让逻辑综合或floorplan阶段先给出port位置，再跑placement。
经验54：多bit寄存器尽量放一起，节省时钟资源
多bit寄存器如果散得到处都是，时钟树要同时驱动多个相距很远的单元，latency和skew都会变大。在floorplan阶段按数据位宽聚合这些寄存器。
经验55：模块端口位置影响拥塞，早规划pin access
数字模块四周的pin密度和金属层分配决定后续tool能否顺利逃逸布线。高层pin会挡住部分布线资源，pin密集区和内部高利用率区域要适当错开。
经验56：数字模块的高层金属资源要预留
如果模拟版图单元已经占用了顶层金属，数字布线工具在顶层通道就会收到限制。更大的问题是电源网格架在顶层，标准单元逃逸线只能走低层，拥塞严重。数字模块上方至少留出2到3层完整信号层。
经验57：不要手动挪太多标准单元，后期routing会乱
数字工具优化完placement后，你手动挪300个单元，工具后续CTS和routing几乎无法保证时序。除非必要，标准单元位置交给工具去跑，手动干预会破坏它的优化假设。
经验58：用congestion map评估，不要只看总面积
两个数字模块面积一样，但一个内部布线资源紧张，一个宽松。跑完placement后先看congestion map，红色发热区如果扎堆出现在某个小区域，要调整region边界或移动端口位置。
经验59：scan chain顺序在place之前先结合物理位置排一遍
Scan链的顺序如果在逻辑阶段就按随机顺序连接，版图上会绕很多长线。前端综合时尽量让scan链顺序接近物理邻近顺序，可以明显减少布线长度和时钟偏移。
经验60：数字与模拟接口处加level shifter并保持隔离间距
跨电源域信号必须经过level shifter。在floorplan阶段就把level shifter放在电源域边界处，并且不要让数字信号以完整摆幅直接进入模拟区，最好通过buffer隔离。
2.7 工艺约束、DRC/LVS与可制造性：经验61-70
版图画得再好，过不了工艺规则就是废品。这一块更多是制造角度的布局经验。
经验61：工艺角和DFM rule要尽早读，不要只看DRC summary
每一种工艺都有自己的推荐规则，比如金属敷设密度范围、最小密度和最大密度上限。这些规则影响版图放置，如果在布局阶段完全不考虑，后期为了填密度可能把敏感区域全填满dummy。
经验62：金属密度不满足时，加dummy不能影响匹配区
很多公司在tapeout前用自动dummy fill工具整片填充，如果不设置禁止区域，匹配管上方就填满金属块，寄生电容全变。要提前把匹配敏感区设为dummy exclude区域。
经验63：避免把所有dummy都填到隔离带里
模块间的隔离带如果填满金属dummy，会成为噪声耦合的寄生通路。dummy fill要均匀，并且在敏感隔离带设置屏蔽层挡住大块填充。
经验64：PSUB/PPE等注入层边界要留意well proximity补偿
先进工艺下，注入边界距离影响阈值电压，许多PDK提供well proximity effect规则。关键管子的沟道到well边界距离要统一，必要时加补偿结构。
经验65：天线效应靠跳层或加二极管解决，布局阶段也要预防
金属长线连接栅极时，等离子体充电可能损伤栅氧。如果floorplan阶段就发现某条信号线要跨很长距离，尽量安排中途跳层，或者给栅极节点预留反向二极管位置，避免后期无空间加。
经验66：金属线宽与线距要同时满足最小规则和可靠性规则
DRC最小线宽只是底线，对于大电流和可靠性关键路径，一般要远大于最小值。电源地网络使用推荐宽度，不要为了面积强行压到DRC最小宽度。
经验67：多晶硅电阻端头要打均匀contact，避免电流拥挤
电阻端头的contact密度不均匀会导致电流在端头局部集中，产生电迁移隐患和阻值漂移。让contact在端头宽度方向均匀排布，并用金属包边连接。
经验68：OD/PO方向规则在布局时就要统一
不同工艺对OD和PO的取向有要求，尤其是在先进节点，器件方向与应力相关。模拟匹配器件必须使用相同取向和间距。
经验69：latchup spacing要按rule预留，不要等DRC爆红再补救
工艺库会给出从N+/P+到well edge的最小间距，这是防止闩锁的硬指标。在floorplan阶段按这个间距设置模块间的最小距离，而不是把全部区域贴死后靠挖空补救。
经验70：DRC rule不是只有一层，要跑完整规则集
一个成熟的tapeout前DRC跑提醒可能有几千行。除了基本几何规则，还有ESD rule、latchup rule、金属密度check。不要只看第一个DB文件没报错就认为万事大吉。
2.8 互连布线细节：经验71-80
布局接近完成，布线阶段开始。这里的经验深度学习帮助读者将“布局”和“布线”结合起来。
经验71：电源线和地线永远第一个布
先把电源地网络拉通，再布信号线。否则信号线先布完，电源地只能在夹缝里穿行，形成很长的绕行回路，IR drop瞬间超标。
经验72：关键模拟信号尽量走底层，但要远离噪声层
底层金属离衬底近，但与其它信号交叉少，屏蔽效应好。在深亚微米工艺里，底层走线电容也能被接受。核心是避开数字开关所在的高层金属区域。
经验73：避免锐角走线，转角用135度或双45度
锐角会在金属刻蚀时形成电荷积累，并产生尖端放电风险。传统45度走线在高端工艺里也可能有问题，部分工艺要求走线倒角，画图时尽量避免小于90度的转角。
经验74：过孔不要打在有源区上方
contact和via落在active区会造成漏电或破坏器件结构。需要连接栅极或源漏时，先把金属牵扯到器件边界外再打过孔。
经验75：差分信号布线必须对称、等长
只要存在差分结构，正负网络的金属长度、层叠、周围环境就要尽量对称。不对称会造成共模转差模，这是很多数模转换器动态性能上不去的版图根源。
经验76：敏感节点走线越短越好，哪怕布线稍乱一点
高阻抗节点本身像一个天线，长度每增加100微米，寄生电容就多几十飞法。为缩短敏感节点，允许附近其它信号走线稍乱，敏感节点最短化是第一优先级。
经验77：匹配电阻、电容之间不要穿过其它信号线
被穿过的电阻阵列会感受到不同电位变化，比例精度被破坏。匹配器件阵列内部应禁止信号线穿越，只允许地板和屏蔽线通过。
经验78：多层金属跳线时，过孔电阻也要计入关键电阻预算
模拟电路中，一个0.1欧姆的过孔电阻在精密电流镜里可能产生毫伏级误差。关键节点要少跳层、打过孔，必要时并联多个via。
经验79：大电流走线要打满via阵列，不能只用一个过孔
电源线上一个via的载流能力通常在几十毫安级别，大电流模块的输出需要几十安时，必须有规则均匀的via阵列。via间距要满足金属最小间距，同时保证电流均匀。
经验80：每层金属方向遵循工艺推荐，交叉处不要堆叠成大电容
标准流程里M1横走，M2竖走，M3横走。如果在同一位置多层层叠，会形成一个巨大的寄生平板电容。电源和信号线尽量避免大面积重叠，尤其在敏感信号上方。
2.9 验证、交付与团队协作：经验81-90
版图不是画完就结束，验证和交付习惯决定你的设计是否能顺利流片，也让团队合作更顺畅。
经验81：画完一小块就跑一次局部DRC，不要攒到晚上一次跑全片
局部DRC能立刻暴露尺寸和间距问题，全片DRC留到模块基本定型后跑。攒到最后一起跑，红色violation一屏又一屏，你会连改的欲望都没有。
经验82：每一版都要做LVS，确保与原理图一致
不要等全部画完再跑LVS。模拟版图里一个节点连接错误，可能要到仿真阶段才暴露，排查极其困难。每完成一个子模块就跑一次局部LVS，至少保证节点关系正确。
经验83：寄生提取至少要跑RC，关键路径跑RCL
数字化的大片金属线网，极端情况下还要提取电感。对自己的关键模拟模块，跑一次带寄生网表的仿真，确认版图布局带来的寄生是否在可接受范围。
经验84：top metal和seal ring在布局阶段就要规划好
顶层的seal ring和划片槽区域一般由工艺厂提供，但芯片内部需要预留到外围的距离，避免切割时破坏内部电路。不要在floorplan阶段把核心模块顶到边缘。
经验85：版图版本要记录并备注改版原因
GDS文件名加日期版本号，同时维护一个改动记录文档，写明本次改了哪个模块、为什么改。流片后出现问题时，这份记录能帮你快速定位是哪一轮layout改动引入的。
经验86：与电路设计沟通时，不要只听结果，要追问电流方向
画电源网络前，先问清楚哪条支路电流最大、哪条支路对地弹最敏感。很多电路工程师只知道“这边耗电大”，说不清具体方向。版图工程师要结合版图视角帮他理清电流路径，再下手。
经验87：用checklist做自检，提交前逐项打勾
把DRC、LVS、天线效应、金属密度、ESD ring、电源地连续性、与顶层连线一致性列成清单。每提交一个新版本，先逐项打勾再交给后端或流片厂。
经验88：交付前跑天线效应检查，不要依赖工具默认选项
天线效应检查有不同模式，比如跳线层识别和diode面积计算。确保检查设置与工艺厂的流片要求一致，否则有些风险跳过你的眼睛。
经验89：保存每个阶段的关键截图和log
很多时候评审讨论的不是最新版，而是前三天的版本。关键floorplan截图、DRC violation截图、IR drop map截图都存好，能让你在会议上直接调出证据。
经验90：团队评审时讲清楚每个布局决策的取舍
评审不是展示“我画好了”，而是解释“我为什么这么摆”。一个模块为什么放这里、guard ring为什么打这么宽、为什么留了10%面积。讲清楚取舍，别人才能帮你发现问题，你的版图水平也才能真正提高。
3. 实操过程：把90条经验落进一个真实项目
光看经验条目不落地，等于纸上谈兵。我拿一个典型的混合信号芯片举例，它包含一个Bandgap基准、一个LDO、一个12位ADC、一小块数字逻辑，以及一些IO PAD。下面讲这个项目从拿到netlist到交付的完整流程。
3.1 拿到netlist后的第一步该做什么
有人拿到原理图就开始画管子，我建议先停下来做三件事。
第一，把电路里的全局信号和关键模块列出来。从原理图里抽出VDD、VSS、各个参考电压、偏置电流、时钟、高阻敏感点，标成不同net class。第二，跟电路设计开会，确认每个模块的电流量级和大致噪声敏感性。这一步通常能拿到很多原理图上看不到的约束，比如“这个LDO的功率管峰值电流2A”“这条采样时钟线必须短”。第三，画一张floorplan草图。不要求精美，但要把芯片pad位置、数字模块区域、模拟模块区域、隔离带和电源环的位置定下来。
我当时在这个项目里就做了一张A4纸手绘草图，把Bandgap放在远离IO开关的左上角，LDO放在靠近电源Pad的右侧，ADC夹在中间，数字模块扔到右下角，中间留一条隔离带。这张草图后来被验证为整个版图最关键的决策。
3.2 floorplan规划与评估指标
把草图落进EDA工具时，顺序非常重要。
先铺PAD和IO ring，确保每颗PAD的位置与封装绑定一致。然后放置ESD器件和IO电源/地环，这一步对应经验41到50。接着放入大模块框，比如Bandgap、LDO、ADC、数字region。随后给每个模块打guard ring，并在模块之间拉通主干电源地网格。最后检查面积利用率、预估IR drop和噪声边界。
评估floorplan是否达标，我一般看四个指标：一是面积利用率不超过85%到90%，空间太挤说明后续改动余地小；二是关键信号走线长度估算不超过设定值，比如采样时钟从PAD到ADC内部不超过500微米；三是电源地网格初期IR drop估算小于预算；四是噪声源与敏感模块的距离超过设定阈值。
在这个项目里，我一开始把LDO功率管放在右下角，导致从电源PAD到LDO的金属要穿过整个芯片，预估IR drop超过预算近一倍。后来把LDO挪到靠近电源PAD的右侧，整条通路缩短了三分之二，问题直接解决。
3.3 从place到route的关键检查点
floorplan定稿后，真正的细节布置开始。
模拟模块采用手动布局，逐个摆放Bandgap的匹配管、LDO的功率管阵列、ADC的采样电容阵列。数字模块用自动placement，但我会先用region把数字范围圈好，再工具跑。每一步做完都要跑局部DRC和LVS，确保结构没问题。
到布线阶段，第一轮先拉电源地，第二轮布关键模拟信号，第三轮布数字信号和剩余连线。在每个关键检查点，我会停下来看IR drop map、congestion map和天线效应报告，而不是等全部布完再检查。通常这个项目里，数字模块和模拟模块交界处最容易出现congestion，我在place阶段就把数字region往外扩了一圈，给布线工具留了逃逸通道，最终没有出现红色拥塞。
3.4 版本管理与设计评审清单
项目进行到中后期，版本管理比画图本身更重要。我的习惯是每个小版本命名带日期和修订号，比如chip_v1.3_20250611，同时在目录下放一个CHANGELOG.md，记录每次改动。
评审前我会跑一份checklist，内容类似这样：
| 检查项 | 状态 | 备注 |
|---|---|---|
| DRC全片扫描 | 通过 | 无未确认violation |
| LVS连接关系 | 通过 | 与原理图一致 |
| 天线效应检查 | 通过 | M3跳线已加 |
| 金属密度填充完成 | 通过 | 匹配区已排除 |
| IR drop map | 通过 | 最大压降68mV @3.3V |
| ESD ring完整性 | 通过 | 每域clamp存在 |
| guard ring连接性 | 通过 | 已连至低阻地 |
| seal ring预留 | 通过 | 距核心区80um |
评审会上直接对着这张表讲，比翻GDS截图高效得多。
4. 常见问题与排查技巧实录
4.1 我最常看到的5个布局错误
第一个错误是电源地没提前规划，模块都摆好后发现地线只能绕圈，IR drop超标。这类问题往往要重做电源网络，代价极大。
第二个错误是匹配结构被其他信号线穿过。很多工程师知道匹配，但在放置其他模块时图省事，从匹配器件中间拉了一根普通信号线，匹配精度被完全破坏。
第三个错误是数字模块与模拟模块没有物理隔离，guard ring只打了一圈还接地不良。芯片测试时数据正常，但模拟性能时好时坏，基本就是衬底噪声在作怪。
第四个错误是ESD路径太细太长。有人把clamp放在离PAD很远的地方，ESD测试时一打就挂。检查时发现PAD到clamp的金属电阻超过1欧姆，ESD电流形成巨大压降，核心电路先损坏。
第五个错误是过孔数量不足。大电流模块的电源线画得足够宽，但层间切换只打了一排via，电流区域集中导致电迁移，芯片早期失效。
4.2 快速排查EMIR/DRC/LVS异常的思路
跑IR drop发现某块电压特别低，先不要怀疑工具，按这个顺序查：先看这块模块的电源入口有没有被细线或过孔卡住，再看离PAD的距离，再看模块内部是否被切成分散的电源岛，最后查guard ring是否形成短路。
DRC报出一堆密度rule violation时，先看金属密度图，确认是不是敏感模块被填上了大块dummy。如果是，在fill设置里排除敏感区域重新跑，而不是手动去删一千个小方块。
LVS报mismatch时，很多情况是电源地的label打错了位置。尤其在模拟版图里，同一net在不同金属层上打了不同名字，LVS会视为断路。排查时用highlight net功能把对应网络在整块版图上标出来，看有没有意外的空断。
4.3 给新人的几条非技术建议
不要只记DRC rule，要问为什么会有这条rule。很多规则背后是物理效应，理解了规则来源，你才能在被工艺限制卡住时想出替代方案。
一定要学会画floorplan草图。这个能力比会操作工具更重要。草图帮你建立全局观，先看到整个芯片的电流和信号流动，再考虑细节。
多参加评审，多被挑刺。版图经验不是靠一个人闭门造车来的，每一次评审都是一次免费的经验输入。别人指出的问题，记录下来，下次自己先检查一遍。
养成看修改历史的习惯。有时候新版版图性能退化，只需要对比两个版本的floorplan图像，就能一眼看出是哪个模块位置变了导致问题。保存好每一版的历史版本，不是为了占用硬盘，是为了最后一刻救你命。
最后分享一个我的私人习惯：每次版图提交前，我会把当前版本的floorplan导出一张PNG，在图上用三种颜色标注电源地、敏感信号和噪声源。这张图贴在工位上，评审时也直接投出来。很多同事看了之后也开始这么做。版图布局说到底就是在这三类东西之间找到平衡，颜色一标，平衡点在哪里，一目了然。
