简介：FPGA功能设计说明书是一份面向FPGA开发团队的设计文档范本，适用于项目立项、方案评审和技术协作等场景。文档以标准化的说明书结构，系统覆盖了编写目的、功能概述、参考源、术语表，以及功能描述中的算法流程、设计架构、对外接口等关键内容，并包含测试计划与参考资料清单，可帮助开发者完整梳理从功能需求到设计实现的各个环节。资源包内共1个docx文件，压缩包仅33KB，轻量易用，可直接作为团队内部模板或新项目的文档起点。目前已有857人浏览学习，获得一定认可。通过这份说明书，读者能快速搭建一套可复用的FPGA功能设计文档框架，兼顾数字信号处理、高速数据传输、接口控制等常见设计场景，减少从零编写文档的耗时，并提升团队协作时设计目标与实现细节的透明度，尤其适合需要规范开发流程的FPGA工程师和项目负责人。
1. 一份好的FPGA功能设计说明书，到底在解决什么问题
接手一份别人留下的 FPGA 工程，顶层文件里只有一堆wire和reg，没人告诉你为什么计数器是 29 bit、握手信号为什么要等 3 个时钟周期。多数人会先啃代码，然后在一个月后发现代码和需求已经分叉。
FPGA 功能设计说明书是开发团队对“做什么、不做什么”的书面契约，把算法、RTL 架构、接口协议、验证策略放在同一个框里。它让 FPGA 入门者少走弯路，也让老工程师在评审时快速看到边界和风险。
这份说明书适合三类人：写代码前需要定方案的设计者，做集成时确认端口语义的软硬件工程师，负责单元测试和板级验证的验证人员。项目里不需要每行代码都实时更新，但接口、算法和测试计划必须跟着版本走。
2. 骨架先行：功能说明书的目录、参考源与术语表
功能设计说明书最先要确定的是骨架，不是形容词。目录定下来，团队才清楚哪些信息该放在哪一节；版本历史和参考源定下来，需求变化才追得到源头。
2.1 版本历史：防止设计漂移的第一道闸
大部分 FPGA 团队的文档版本历史只有一行“初稿”，而功能设计说明书至少要记录日期、作者、修改内容、评审人四个字段。需要对应更改请求号时，再补一列，评审人签字后代码分支才开始改。
| 版本 | 日期 | 作者 | 修改内容 | 评审人 | CR 号 |
|---|---|---|---|---|---|
| 0.1 | 2024-01-10 | 张工 | 输出 DDS 频率控制字算法与端口表 | 李工 | CR-2024-001 |
| 0.2 | 2024-01-17 | 王工 | 修订时钟域划分，新增 MIPI 接口项 | 张工 | CR-2024-003 |
| 1.0 | 2024-02-01 | 张工 | 基线发布 | 赵工 | - |
如果团队用 Git 管理文档，版本表不必完全手写，可以用这条命令生成基础信息：
git log --pretty=format:"%h | %ad | %an | %s" --date=short --no-merges -- docs/fpga_spec.md%h是短哈希，%ad是作者日期，%an是作者名，%s是提交标题，--no-merges过滤合并提交，最后限定只统计说明书文件。命令输出的每一行对应一次修改，再映射到上面的版本表，能省去不少人工整理。
2.2 参考源：把设计依据写成可检索的清单
参考源不只是“数据手册”四个字，高层功能规格书、软件接口需求、硬件原理图接口定义、上一版设计说明书、IP 核配置文档，都要列出文件路径和版本号。文档与代码不一致时，评审以“参考源清单 + 最新版本号”为准，而不是以某位老员工的记忆为准。在高云、Xilinx、Intel 这些厂商工具混用的项目里，工具版本和器件型号一旦写错，综合结果可能完全不同。
术语表要覆盖三部分：行业标准缩写、厂商术语、团队内部叫法。比如“DDS 是直接数字频率合成”“MIPI 是摄像头接口”“LVDS 是差分电平标准”“CDC 是跨时钟域”“亚稳态是触发器建立/保持时间不满足导致的不可预测输出”。团队内部叫法也要写，比如“看到拉低”必须写成“有效低电平”，避免“清零信号是 0 还是 1”这类讨论。
2.3 功能概述：让评审者五分钟进入状态
功能概述常被写成“本模块实现高速数据采集功能”，这种话没有任何决策信息。我一般建议的结构是：这个模块在系统中的位置，它解决哪个具体瓶颈，关键指标是什么。三句话能讲完，评审就进入状态了。
反面例子：“本模块用于采集 ADC 数据。”正面例子：“本模块连接三线 SPI 接口的 ADS8688，以 1 MSPS 采样率将 16 bit 数据打包为 AXI4-Stream，输出给 FPGA 内的图像预处理单元；当采样时钟丢失时，驱动 error 中断并切换到降采样模式。”后者直接划定了算法、带宽和异常处理边界。
3. 功能描述怎么写：算法、RTL 架构与接口定义
功能描述是整份说明书的心脏。算法、架构、接口三节必须严密对应，因为测试计划就是从这三节推导出来的。
3.1 算法：先写方程，再写代码
很多工程师在说明书里直接贴 RTL，等综合后才发现自己没想清楚位宽。我一般建议先写算法参数表，以 DDS 为例：
| 参数 | 取值 | 说明 |
|---|---|---|
| clk_freq | 100 MHz | 系统时钟，来自 PLL |
| phase_acc_width | 32 bit | 相位累加器位宽 |
| lut_depth | 1024 | 波形查找表深度 |
| sfdr | >80 dBc | 无杂散动态范围指标 |
| freq_ctrl_word | 858993 | 对应 20 kHz 输出的频率控制字 |
DDS 的核心是相位累加：phase_acc <= phase_acc + freq_ctrl_word，把累加器的高位作为查找表地址。频率控制字计算公式是：
ftw = f_out * 2^N / f_clk对应 32 bit 累加器、100 MHz 时钟、20 kHz 输出，ftw = 20000 * 2^32 / 100e6 ≈ 858993。查表法的 LUT 地址截取高 10 位而不是低 10 位，因为相位高位对应正弦周期内的粗粒度位置，截低位会让波形严重失真。
module dds_core #( parameter PHASE_WIDTH = 32, parameter LUT_ADDR_W = 10 )( input logic clk, input logic rst_n, input logic [PHASE_WIDTH-1:0] freq_ctrl, output logic [15:0] sine_out ); logic [PHASE_WIDTH-1:0] phase_acc; always_ff @(posedge clk or negedge rst_n) begin if (!rst_n) phase_acc <= '0; else phase_acc <= phase_acc + freq_ctrl; end logic [LUT_ADDR_W-1:0] lut_addr; assign lut_addr = phase_acc[PHASE_WIDTH-1 -: LUT_ADDR_W]; sine_lut #( .ADDR_W(LUT_ADDR_W), .DATA_W(16) ) u_sine_lut ( .clk(clk), .addr(lut_addr), .dout(sine_out) ); endmodulePHASE_WIDTH决定频率分辨率，位宽越大，输出频率越精确；查找表只需要从高位截取LUT_ADDR_W位。这里rst_n是异步复位低有效，复位信号要先经过同步器再进入模块，否则在复位释放瞬间容易踩到亚稳态。算法的选择要结合资源和速度：查表法适合单频/扫频，如果要做线性调频，CORDIC 或分段查表更省存储；如果只做 BPSK 调制，直接在相位累加器上叠加符号偏移量即可。
3.2 设计架构：顶层划分、时钟域与流水线
架构部分不用画完整框图，但要写清楚每个模块的“输入信号量、处理延迟、输出带宽”。常见做法是以 AXI4-Stream 流水线为例说明处理链路：adc_if -> align -> filter -> dds_mix -> output_fifo，每个模块只通过流接口握手，模块内部允许有自己的小状态机。
数据通路上每个模块只做“对齐、处理、速率匹配”三件事，控制状态机单独放置，不要混在数据通路里。这样才能在 FPGA 布局布线时把关键路径限制在可预测的范围内。布局负责把逻辑单元放到合适位置，布线决定连线走线路径，说明书里如果不标注关键路径在哪个模块、哪个时钟域，后端工具需要反复猜测设计意图。
module signal_chain ( input logic adc_clk, input logic sys_clk, input logic rst_n, input logic [15:0] adc_data, input logic adc_valid, output logic [15:0] mix_out, output logic mix_valid ); logic [15:0] filt_data; logic filt_valid; // 第一级对齐：把 ADC 字节序统一为小端 align_unit u_align ( .clk(adc_clk), .rst_n(rst_n), .data_in(adc_data), .valid_in(adc_valid), .data_out(filt_data), .valid_out(filt_valid) ); // 第二级滤波与混频，跨时钟域在 filter_dds 内部用异步 FIFO filter_dds u_filter ( .adc_clk(adc_clk), .sys_clk(sys_clk), .rst_n(rst_n), .data_in(filt_data), .valid_in(filt_valid), .data_out(mix_out), .valid_out(mix_valid) ); endmodule这段代码里的align_unit只工作在adc_clk，filter_dds跨越adc_clk和sys_clk两个时钟域。跨时钟域不是简单打两拍，数据总线要经过异步 FIFO，单比特控制信号用握手同步器，速率相差大的用格雷码指针。在 FPGA 高速接口和图像处理场景中，这种“源同步进、统一时钟出”的结构最容易被时序收敛。
3.3 接口定义：协议、电平、时钟和复位
接口要写清楚协议，不是“串行接口”四个字就完事。是 UART、SPI、IIC 还是 LVDS，起始条件、空闲电平、终值条件必须逐条写。下面是一个 UART 接口表：
| 信号名 | 方向 | 位宽 | 时钟域 | 电平标准 | 说明 |
|---|---|---|---|---|---|
| uart_rxd | input | 1 | sys_clk | LVTTL 3.3V | 串口接收，空闲为高 |
| uart_txd | output | 1 | sys_clk | LVTTL 3.3V | 串口发送 |
| uart_rx_busy | output | 1 | sys_clk | - | 接收忙标志 |
| cts_n | input | 1 | sys_clk | LVTTL | 硬件流控，低有效 |
对应的模块端口声明可以写成：
module uart_interface #( parameter CLK_FREQ = 100_000_000, parameter BAUD_RATE = 115_200 )( input logic clk, input logic rst_n, input logic uart_rxd, output logic uart_txd, output logic uart_rx_busy, input logic cts_n );波特率参数用CLK_FREQ / BAUD_RATE计算分频值，两个参数不能只给一个，否则换板子改时钟时容易漏改。CLK_FREQ 不能被奇数次整除时，UART 收发会产生累积误差，端口表里要允许误差范围。IIC 接口是开漏加外部上拉，FPGA 端要配置为 open-drain 且匹配速率；LVDS 接口要注意内部差分端接和引脚约束。复位信号按异步复位、同步释放处理，多 die FPGA 中跨 die 的接口，例如 Laguna 通道，要在接口表里额外标注约束文件和时钟偏斜要求。
提示：写接口表时，把每个信号归属到时钟域，否则后端看时序报告时根本不知道信号期望的相位。
4. 从说明书推导测试计划：仿真、覆盖率和板级验证
验证团队可以直接从接口表和算法参数抽取测试点。如果接口表里写了“uart_rxd 空闲为高”，那测试用例就必须覆盖起始位下降沿检测和噪声毛刺过滤。
4.1 测试分层：单元、集成、系统、性能
| 测试级别 | 对象 | 环境 | 通过标准 |
|---|---|---|---|
| 单元测试 | 单个 RTL 模块 | 仿真 testbench | 波形与算法模型一致 |
| 集成测试 | 多个模块级联 | 仿真 + 硬件协仿真 | 数据通路无毛刺、无反压死锁 |
| 系统测试 | 完整顶层 | FPGA 原型板 | 端到端吞吐达标 |
| 性能测试 | 高速接口/时序 | 时序报告 + 板上观测 | setup/hold 余量满足目标 |
单元测试通常用参考模型比对，加随机激励；集成测试重点放在 backpressure 和 FIFO 满空翻转；系统测试至少包含上电、异常恢复和连续运行。性能测试要在固定电压/温度下记录关键路径余量，而不是只跑一次看“没报错”。
4.2 用接口定义直接生成 testbench
以 uart_rx 接收仿真为例。根据接口表，100 MHz 时钟下 115200 波特率，一个 bit 约 8.68us，用任务函数生成一帧数据：
module tb_uart_rx; logic clk = 1'b0; logic rst_n = 1'b0; logic uart_rxd = 1'b1; logic [7:0] rx_data; logic rx_valid; always #5 clk = ~clk; task send_byte(input [7:0] byte_in); uart_rxd = 1'b0; // 起始位 #8680; // 1/115200 约 8.68 us for (int i = 0; i < 8; i++) begin uart_rxd = byte_in[i]; // LSB first #8680; end uart_rxd = 1'b1; // 停止位 #8680; endtask initial begin #20 rst_n = 1'b1; #100; send_byte(8'hA5); #100; assert (rx_data == 8'hA5) else $fatal("rx_data mismatch"); #50 $finish; end uart_rx #(.CLK_FREQ(100_000_000), .BAUD_RATE(115_200)) uut ( .clk(clk), .rst_n(rst_n), .uart_rxd(uart_rxd), .rx_data(rx_data), .rx_valid(rx_valid) ); endmodule#8680是用 100 MHz 周期 10ns 换算出的位时间，实际值应为 8681ns 更接近 115200，但偏离在允许误差内，所以仿真仍能通过。如果接收器采用 16 倍过采样，采样点应落在 bit 中间而不是停止位末尾，否则数据在快速连续收发时容易错位。UART 输入端必须先打两拍同步，起始位检测要用“下降沿 + 半位电平确认”，只靠下降沿会把毛刺误判为起始位。
4.3 覆盖率与回环自检
功能覆盖点要在说明书里提前定义：连续读、连续写、读写交替、FIFO 满、FIFO 空、复位释放亚稳态窗口。用 SystemVerilog 断言把“起始位后必须进入 busy”变成自动检查：
property p_uart_start; @(posedge clk) $fell(uart_rxd) |-> ##[1:16] (uart_rx_busy == 1'b1); endproperty a_start: assert property(p_uart_start) else $warning("start bit not followed by busy");这段断言语义是：检测到uart_rxd下降沿后，1 到 16 个时钟周期内uart_rx_busy必须拉高，否则说明状态机没有响应。覆盖点回填到测试计划表，和“验证目标”一一对应，缺少哪一个接口就补哪一条用例。板级调试时，回环测试是最快的冒烟方法：tx 与 rx 短接，连续发送随机数并统计错误；回环不通过时，先查时钟约束、再查 IO 是否被复用、最后看电平标准是否匹配。
5. 团队协作：评审清单与文档版本化技巧
说明书写完后，每个里程碑都要过一遍。评审不是走流程，是用清单把容易漏掉的地方抓出来。
5.1 评审检查表
算法参数给出推导过程，能以 C-model 或 Python 复现；位宽标注溢出策略；时钟域列表完整，跨时钟域同步器/FIFO 明确；端口协议、时序、电平标准归属清晰；丢时钟、FIFO 满、热拔出行为已定义；复位源和异步释放满足需求；引用 IP 版本与综合工程一致；测试计划覆盖每个接口；面积、功耗、时序指标可量化；术语拼写一致。
5.2 把说明书放进 Git 并自动检查一致性
说明书和 RTL 放在同一仓库，CI 里用脚本提取端口名，和 Markdown 接口表的信号名对比：
grep -E "input|output" top.sv | awk '{print $2}' | sort > ports.txt awk '{print $1}' spec_ports.md | sort > doc_ports.txt diff ports.txt doc_ports.txt命令的逻辑是先从 RTL 里提取端口名并排序，再从文档表格中提取第一列并排序，最后 diff 输出不一致项。第一次跑可能有许多差异，先手工对齐，之后跑到干净。接口改了说明书没同步，CI 就失败，这比靠人记靠谱得多。
5.3 让接口先冻结，再写模块
最能让团队受益的动作是：项目启动时先把顶层接口表签核，之后任何新增、删位、改极性的操作都要经过变更表评审。把决策记录在版本历史里，而不是让代码自己解释。每周把改过的接口定义单独发一次，比在群里讨论一百句都有效。
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