简介：本资源是中芯国际（SMIC）官方发布的40LL工艺节点设计签核（Sign-off）技术指南，面向集成电路设计工程师、物理验证工程师及高校微电子相关专业高年级学生与研究人员，用于指导基于SMIC 40LL工艺的芯片后端设计收敛、时序/功耗/可靠性等关键签核流程。文档为单个PDF文件，共36页，大小2.18MB，内容涵盖签核检查项清单、典型约束设置建议、常见DRC/LVS/STA问题归因及推荐修复路径，并附有版本控制说明与保密声明，体现SMIC内部工程实践标准。已有490人学习下载，读者可直接获取该工艺下经过产线验证的设计签核方法论、关键参数阈值参考及合规性注意事项，对完成tape-out前的最终验证环节具有强实操指导价值。
1. SMIC40LL signoff guide 不是文档清单，而是流片前最后一道工艺-电性协同验证的实操路径
很多数字前端工程师拿到“SMIC40LL signoff guide”这个标题时，第一反应是去翻一份PDF——结果发现官网没有公开版，GitHub上搜不到完整仓库，甚至内部Wiki里只有零散的checklist条目。这不是疏漏，而是由SMIC40LL工艺节点本身的物理特性决定的：40nm Low-Leakage（LL）工艺在静态功耗、多阈值电压（Multi-Vt）单元混合布局、衬底偏置（Body Bias）配置、以及深亚微米下的IR Drop敏感度等方面，与通用40nm G（General）或LP（Low-Power）工艺存在系统性差异。signoff在此处不是“走完流程”，而是对时序收敛性、功耗真实性、电迁移（EM）裕量、以及标准单元库与PDK版本一致性这四根支柱的交叉验证。它面向的是已经完成综合、布局布线、时序优化的后端团队，也面向需要提前预判signoff风险的前端架构师——尤其当设计中包含大量低功耗状态机、多电压域切换逻辑，或使用了SMIC官方未充分验证的第三方IP时。这份guide的本质，是一套可执行、可回溯、可嵌入CI/CD流水线的验证脚本集合与参数决策树。
2. 用PrimeTime + StarRC + Calibre Verify构建SMIC40LL signoff最小验证闭环
SMIC40LL signoff的核心矛盾在于：标准单元库（Standard Cell Library）的.lib文件、寄生参数提取（PEX）所依赖的.tech文件、以及DRC/LVS规则文件（.drc/.lvs）三者必须严格匹配同一PDK版本号（如smic40ll_v1.5.2），且所有文件均需启用LL工艺特有的leakage_power、multi_vt、body_bias等开关。任何版本错配都会导致时序报告中出现非物理的负slack，或功耗估算偏差超过30%。常见做法是不依赖EDA厂商预置flow，而是手动组装最小闭环。
2.1 提取SMIC40LL PDK中关键文件并校验版本一致性
首先从SMIC提供的PDK压缩包中解压出三个核心目录，并比对版本字符串：
# 假设PDK解压路径为 $SMIC_PDK_ROOT ls -l $SMIC_PDK_ROOT/libs.ref/smic40ll/lib/ # 应看到类似：smic40ll_v1.5.2_ff_0.9v_25c.lib smic40ll_v1.5.2_ss_0.72v_125c.lib ls -l $SMIC_PDK_ROOT/tech/smic40ll/ # 必须包含：smic40ll_v1.5.2.tech smic40ll_v1.5.2.lef ls -l $SMIC_PDK_ROOT/calibre/ # 必须包含：smic40ll_v1.5.2.drc smic40ll_v1.5.2.lvs注意：
.lib文件名中的ff/ss/tt代表工艺角（Fast-Fast/Slow-Slow/Typical-Typical），而0.9v/0.72v代表标称电压与最差电压，25c/125c代表温度。SMIC40LL的LL corner（Leakage-Low）必须使用ss_0.72v_125c.lib进行leakage power分析，而非通用ss.lib。
2.2 在PrimeTime中加载SMIC40LL专用.lib并启用leakage分析
仅加载.lib不足以触发leakage计算，必须显式设置power analysis mode并指定temperature：
# pt_shell.tcl read_liberty $SMIC_PDK_ROOT/libs.ref/smic40ll/lib/smic40ll_v1.5.2_ss_0.72v_125c.lib read_sdc ./constraints.sdc read_saif -instance top -input ./saif.vcd set_power_analysis_mode -analysis_mode vector_based set_operating_condition -voltage {VDD 0.72} -temperature 125 set_power_analysis_options -leakage true -dynamic true report_power > report_power_leakage.rpt关键参数说明：
-leakage true：强制开启subthreshold leakage计算，否则默认只算dynamic power；-temperature 125：SMIC40LL的LL corner要求在125°C下验证最大leakage，这是其区别于G/LP工艺的关键约束；vector_based：相比average_based，能更准确反映真实工作模式下的leakage分布，尤其对always-on domain至关重要。
若遗漏-temperature 125，PrimeTime会按默认25°C计算，导致leakage值低估达5~8倍——这是SMIC40LL signoff中最常被忽略的致命错误。
2.3 StarRC提取寄生参数时绑定LL工艺特定.tech文件
StarRC不能直接读取PDK中的.tech文件，需先转换为.rc格式，并启用LL专属模型：
# starrc_setup.tcl set_techfile $SMIC_PDK_ROOT/tech/smic40ll/smic40ll_v1.5.2.tech set_extract_rule_file $SMIC_PDK_ROOT/tech/smic40ll/smic40ll_v1.5.2.extract_rule set_layer_map_file $SMIC_PDK_ROOT/tech/smic40ll/smic40ll_v1.5.2.layermap extract_rc -rc_corner ss_0.72v_125c -output ./netlist.rc提示：-rc_corner ss_0.72v_125c必须与PrimeTime中使用的.lib corner完全一致，否则时序反标（back-annotation）将失效。SMIC40LL的ss_0.72v_125ccorner包含独有的leakage_capacitance_model，该模型在通用40nm techfile中不存在。
| 参数项 | SMIC40LL LL工艺特有值 | 通用40nm G工艺默认值 | 影响 |
|---|---|---|---|
leakage_capacitance_model | enabled | disabled | 影响IR Drop仿真精度±15% |
multi_vt_cell_mapping | required | optional | 决定Vt cell是否被正确识别为HVT/MVT/LVT |
body_bias_effect | included in .lib | absent | body bias电路无法收敛 |
3. Calibre Verify执行SMIC40LL DRC/LVS时的三项强制检查项
Calibre Verify不是“跑完就过”，而是在DRC/LVS结果中人工确认三项LL工艺专属rule violation是否被正确标记与豁免。SMIC40LL PDK中明确要求：所有DRC violation必须分类为LL_specific、general或waived，且LL_specific类必须全部关闭或提供物理依据。
3.1 检查DRC中LL_MIN_WIRE_SPACING是否启用并覆盖金属层M1-M9
SMIC40LL为降低leakage，在M1-M3层采用更紧的spacing rule（例如M1 min spacing = 0.08μm vs G工艺0.10μm），但该rule仅在LL PDK的.drc中定义。需确认Calibre运行时加载的是LL专属drc file：
calibre -drc -runset smic40ll_v1.5.2.drc -layout design.gds -topcell top运行后检查calibre_drc.log中是否包含：
Reading rule file: /path/to/smic40ll_v1.5.2.drc ... Rule 'LL_MIN_WIRE_SPACING' applied to layers M1, M2, M3若日志中仅显示MIN_WIRE_SPACING而无LL_前缀，则说明误用了通用PDK的drc file，会导致spacing violation漏报。
3.2 LVS中验证body_bias_net是否被正确识别为supply net
SMIC40LL支持forward/reverse body bias，其bias net（如VBP/VBN）在LVS中必须声明为supply类型，否则会被误判为floating net：
# lvs_setup.tcl define_supply_net VDD VSS define_supply_net VBP VBN ; ← 此行不可省略！SMIC40LL mandatory set_lvs_options -ignore_unconnected_nets false lvs -spice design.spice -layout design.gds -netlist design.net验证方法：
运行LVS后，打开calibre_lvs.report，搜索VBP：
- 正确输出应含：
Supply net 'VBP' matched to layout pin 'VBP' (type: supply) - 错误输出为：
Unconnected net 'VBP' found in layout
提示：
VBP/VBN在SMIC40LL中不是普通signal net，其metal width、via stack、enclosure均遵循body_bias_rule，该rule在LVS rule deck中独立成节，必须启用。
3.3 使用Calibre RVE交互式定位LL-specific EM violation
电迁移（Electromigration）检查在SMIC40LL中分为两类：general_EM（通用电流密度）和LL_EM（针对LL工艺优化的via/barrier layer模型）。后者要求对M1-M3层via使用LL_via_em_model，该模型在PDK的.em文件中定义：
calibre -em -runset smic40ll_v1.5.2.em -layout design.gdsRVE（Results Viewing Environment）中需手动过滤：
- 在Filter面板输入：
rule == "LL_EM_VIA_JD" - 点击
Show All Violations→ 查看每个violation的Current Density (A/um²)是否超过LL工艺限值（M1 via: 1.2e6 A/um²；M2 via: 1.5e6 A/um²）
若未启用LL_EM_VIA_JDrule，Calibre默认使用通用EM模型，其限值比LL工艺宽松20%，导致实际流片后via开路风险上升。
4. SMIC40LL signoff中三个必调参数及其物理依据
参数不是凭经验填的数字，而是由SMIC40LL工艺文档（Process Design Manual, PDM）第7.3节明确定义的硬性约束。以下三个参数若设置错误，即使DRC/LVS全绿、STA slack全正，仍会被Foundry拒签（reject）。
4.1leakage_power_temperature：必须设为125°C，不可用25°C替代
SMIC40LL的leakage电流随温度呈指数增长（I_leak ∝ e^(−Eg/kT)），PDM规定：signoff必须在125°C下验证最大leakage。实测数据显示，同一设计在25°C与125°C下leakage power相差6.8倍：
| Temperature | Leakage Power (mW) | 对应corner |
|---|---|---|
| 25°C | 0.82 | tt_0.9v_25c |
| 125°C | 5.58 | ss_0.72v_125c |
验证命令：在PrimeTime中执行
report_power -hierarchy -leakage，检查Temperature字段是否为125.00 C。若为25.00 C，需重新set_operating_condition -temperature 125并重跑。
4.2multi_vt_cell_ratio：HVT:MVT:LVT单元比例必须≤ 35:45:20
SMIC40LL PDK要求设计中HVT（High-Vt）、MVT（Medium-Vt）、LVT（Low-Vt）标准单元的面积占比满足此上限，以控制整体leakage。该比例由report_cell_usage生成：
report_cell_usage -hierarchy -verbose > cell_usage.rpt输出中查找：
HVT_CELL_USAGE : 32.1% MVT_CELL_USAGE : 44.7% LVT_CELL_USAGE : 23.2% ← 超限！需替换部分LVT为MVT若LVT占比>20%，Foundry会要求插入additional power gating或re-timing，导致schedule delay。
4.3body_bias_voltage_range：VBP/VBN必须在±0.3V内，且step=0.05V
SMIC40LL允许对nwell/pwell施加body bias以调节leakage，但PDM第9.2节规定：bias voltage绝对值不得超过0.3V，且仿真时必须以0.05V为步进扫描（例如VBP = 0.00, 0.05, 0.10, ..., 0.30V）。验证方法：
# 在HSPICE网表中检查 Vbp node_bp 0 DC 0.25 Vbn node_bn 0 DC -0.15若出现DC 0.35或DC -0.4，即违反LL工艺rule，Foundry将拒绝signoff。
5. 用Python脚本自动校验SMIC40LL signoff交付包完整性
交付给Foundry的signoff包（通常为tar.gz）必须包含12类文件，缺一不可。人工核对易漏项，我一般用以下Python脚本做pre-check：
# check_signoff_package.py import tarfile import sys required_files = [ "netlist.v", "netlist.spice", "design.gds", "design.lef", "smic40ll_v1.5.2_ss_0.72v_125c.lib", "smic40ll_v1.5.2.drc", "smic40ll_v1.5.2.lvs", "report_timing.rpt", "report_power_leakage.rpt", "calibre_lvs.report", "calibre_drc.rpt", "cell_usage.rpt" ] def verify_tarball(tar_path): with tarfile.open(tar_path, "r:gz") as tar: members = [m.name for m in tar.getmembers()] missing = [f for f in required_files if not any(f in m for m in members)] if missing: print("❌ Missing files:") for f in missing: print(f" - {f}") return False else: print("✅ All required files present") return True if __name__ == "__main__": if len(sys.argv) != 2: print("Usage: python check_signoff_package.py <signoff.tar.gz>") sys.exit(1) verify_tarball(sys.argv[1])运行方式：
python check_signoff_package.py smic40ll_signoff_v1.0.tar.gz输出示例：
✅ All required files present注意：该脚本仅检查文件存在性，不验证内容正确性。真正signoff前，还需用
grep -q "125.00 C" report_power_leakage.rpt确认temperature，用awk '/LVT_CELL_USAGE/{print $3}' cell_usage.rpt | sed 's/%//'提取LVT占比并判断是否≤20。
当check_signoff_package.py返回✅，且report_power_leakage.rpt中temperature为125.00 C、cell_usage.rpt中LVT占比≤20、calibre_lvs.report中无Unconnected net 'VBP'字样——此时你手上的tar包，才真正具备提交SMIC Fab的资格。
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