画板子时间长了，很多人会养成一种“手感”：哪里线宽要加、哪里回流要关、哪里等长绕线要绕……手感在简单电路板上确实够用，但一旦碰上上升沿快到亚纳秒的DDR、高速接口，或者电源瞬态电流很大的模块，这种手感就很容易变成返工单。
说白了，你需要的不是“感觉”，而是把走线电感、电容这些寄生参数快速算出来的能力。这篇文章我会把微带线、带状线环境下走线电感/电容的常用计算公式、推导逻辑，以及一张可以在Excel里直接落地使用的计算器搭建方法全部讲清楚，还附上几个真实项目的演算过程，照着抄就行。
内容适合正在做PCB layout的工程师、准备信号完整性面试的硬件新人，以及想把手头项目从“能跑”做到“稳定过测试”的同行。我尽量用做项目时说话的方式讲，不绕弯子。
1. 为什么说凭感觉估算寄生参数越来越不靠谱
1.1 一条走线的寄生参数到底从哪里来
任何一条PCB走线，本质上都是一根横截面是矩形的导线，只要电流流过，它周围就必然存在磁场；只要它附近有导体（地平面、电源平面、相邻走线），它们之间就必然存在电场。磁场对应的就是走线电感，电场对应的就是走线电容。
这里最需要纠正一个概念，走线电感不是只跟线本身有关，它还取决于电流的返回路径。信号电流从驱动器流出，经过走线到达接收端，再从接收端通过回流路径回到驱动器，整条信号路径和返回路径共同围出了一个回路。真正让你感受到“这条线电感大”的，是这个回路的面积，而不是单纯这根铜条的长度。这也是为什么很多经验不足的工程师单独量一条走线的长度和宽度，怎么也算不对电感。
走线电容相对好理解一些。拿微带线来说，走线顶面暴露在空气中，底面紧贴着介质层和参考平面，走线、介质、参考平面就构成了一个近似平板电容的结构。信号上升沿翻转的时候，这个电容要被充放电，所以走线电容直接关系到驱动器的负载、信号完整性、串扰水平。
平时判断一块板子有没有问题，本质上就是判断这两类寄生参数是否在可接受范围内。问题是，PCB上的走线不是孤立的，叠层、线宽、铜厚、介电常数、过孔、回流路径全都在变，靠手感很难覆盖这么多个变量。
1.2 什么场景下必须把数字算出来
我总结过，至少三类场景必须拿起计算器：
第一类是高速数字接口。DDR、USB、PCIe、HDMI这类信号的上升沿往往在几百皮秒量级，哪怕只是一小段走线，分布电感和电容也会造成阻抗突变、振铃、过冲。比如DDR4地址线，走线从过孔到接收端引脚还有一段stub，如果不对这段stub的电容和电感做估算，很难判断它是否会造成严重的时序偏移。
第二类是电源与去耦网络。芯片负载瞬态电流变化率动不动就是几百mA/ns，这个时候电源走线和过孔的电感会直接决定压降。压降跟电感量和di/dt都是线性关系，电感翻倍，压降就翻倍，根本没有侥幸的空间。去耦电容放多远、过孔打几个，其实都是在跟走线寄生电感做斗争。
第三类是EMI排查。很多辐射超标其实不是原理图的问题，而是走线与返回路径形成的环路面积太大，环路天线效应放大了噪声。这个时候你要能估算出环路电感的变化幅度，判断是走线绕线的问题、还是参考平面被分割的问题。
1.3 从“手感”到“数值”的临界点判断
我自己有个很直观的教训。之前做过一块板子，一路给传感器供电的走线宽度拉到很宽，我觉得电源走线嘛，越宽越好，结果系统在高负载时偶尔复位。查到最后发现，电源走线倒是够宽，但它绕过了参考平面上的一个开槽，返回路径被迫绕了很大一圈，那段等效电感比正常情况大了至少三四倍。再用公式一算，瞬态压降刚好卡在芯片欠压点上。
这就是“手感”和“数值”的差别。等你把数字算出来，问题已经清楚了一半。所以我后来的习惯是：所有关键信号、电源路径、去耦环路，先花十分钟用Excel估值，再决定布局布线策略。下面这两组公式，就是我日常用得最多的。
2. 走线电感公式拆解：微带线、带状线与过孔
2.1 特征阻抗反推单位长度电感：先理解原理
讲公式之前，必须先说清楚一个非常实用、很多人却不知道的窍门：PCB走线的单位长度电感和单位长度电容，其实不用分别用两套完全独立的公式去算，它们通过特征阻抗和传播延迟这两个“桥梁”参数关联在一起。
一条均匀传输线的特征阻抗Z0、传播延迟Tpd和单位长度电感L、单位长度电容C之间有两个经典关系式：
- Z0 = sqrt(L/C)
- Tpd = sqrt(L*C)
所以只要你知道其中两个量，另外两个就能直接推出来。尤其是在微带线、带状线场景下，Z0可以通过成熟的经验公式求解，再算出Tpd，然后L和C就都有了。
这里我建议优先算电感，因为在实际工程里，走线电感对信号完整性、电源完整性的影响通常比走线电容更突出。而电容计算可以复用同一套Z0和Tpd，后面第三章会详细展开。
2.2 微带线与带状线的L公式实操
对于微带线，也就是走线在表层、下层有一个完整参考平面的情况，工程上最常用的Z0近似公式是：
Z0 = 87 / sqrt(εr + 1.41) * ln(5.98 * h / (0.8 * w + t))
其中：
- εr是介质材料的相对介电常数，FR4一般取4.2到4.5之间
- h是走线到参考平面的介质厚度，单位mil
- w是走线宽度，单位mil
- t是走线铜厚，单位mil，1oz铜成品厚度约等于1.4mil
这个公式忽略了一些二阶效应，但在w/h在0.1到3.0的常见范围内，精度足够日常评估。
有了Z0之后，再算有效介电常数εeff和传播延迟Tpd。微带线的电场一部分在介质里、一部分在空气里，所以有效介电常数介于1和εr之间，常用近似式：
εeff = (εr + 1) / 2 + (εr - 1) / 2 * 1 / sqrt(1 + 12 * h / w)
然后：
Tpd = 84.72 * sqrt(εeff) 单位是ps/inch
这个数字的含义是信号在该介质环境中每英寸走线需要多少皮秒。自由空间光速对应84.72ps/inch，介质里的速度就是它的sqrt(εeff)分之一。
于是单位长度电感：
L = Z0 * Tpd * 0.001 单位是nH/inch
注意这里有个单位换算：Z0是欧姆，Tpd是皮秒，两者相乘得到pH量级的数字，所以要乘0.001转成nH。举个例子，FR4顶层一英寸长的走线，Z0算出来50Ω，Tpd大约150ps/inch，那么L=50×150×0.001=7.5nH/inch。记住这个数量级，50Ω微带线的单位长度电感基本就在7nH到8nH之间，不像很多人想的那样会随着线宽剧烈变化。
为什么线宽变化时电感变化不大？因为Z0固定时，L基本由介质环境决定。你把线宽从8mil加到15mil，Z0变了，L也会跟着微调，但你要维持50Ω阻抗，L就不会偏离7.5nH/inch太多。
带状线的情况类似，只是走线埋在两层参考平面之间，电场几乎全在介质里，所以εeff直接取εr即可：
Z0 = 60 / sqrt(εr) * ln(4 * h / (0.67 * π * (0.8 * w + t)))
这里的h是走线到单侧参考平面的介质厚度，不是两层平面间的总厚度，一定要看清楚。中间层走线宽度通常比同叠层的表层更细，原因就在这个公式的分母里。
Tpd = 84.72 * sqrt(εr) 单位是ps/inch
L同样是Z0乘以Tpd乘以0.001。由于εr高、传播慢，同样50Ω阻抗下的带状线单位长度电感会比微带线略高一点，大概在8nH/inch到8.5nH/inch之间。
2.3 过孔和封装电感的快速估算
走线只是信号路径的一部分，过孔、焊盘、连接器引脚的电感在高速设计里同样不能忽略。过孔电感的经验公式很多，我最常用的一个近似式是：
L_via ≈ 0.2 * h * (ln(4 * h / d) + 1) 单位是nH
其中h是过孔长度，单位mm，d是过孔直径，单位mm。这个公式假设过孔近似为圆柱导体，计算结果在实际工程里足够用来评估数量级。
举个例子，一块1.6mm的板子，0.3mm的过孔，代入公式：
L_via ≈ 0.2 * 1.6 * (ln(4 * 1.6 / 0.3) + 1) ≈ 0.32 * (ln(21.3) + 1) ≈ 0.32 * 4.06 ≈ 1.3nH
一个通孔1.3nH，如果你信号路径上串了三个过孔，就是差不多4nH，可能比一段走线本身还大。这就是为什么高速信号线换层时要打两个回流过孔、电源去耦电容要就近打孔的原因——压降和振铃的很大一部分其实来自过孔。
3. 走线电容公式拆解：从平板近似的误区说起
3.1 单位长度电容的两种求法
电容的估算，我强烈建议用这条核心思路：既然已经通过Z0公式知道了特征阻抗，那么单位长度电容可以直接用Tpd除以Z0得到：
C = Tpd / Z0 单位是pF/inch
这个公式的物理意义很简单，传播延迟本来就是容性和感性共同决定的，有了Z0和Tpd，电容自然就出来了。沿用前面的例子，Z0=50Ω，Tpd=150ps/inch，C=150/50=3pF/inch。
很多工程师喜欢用平板电容公式去估算走线电容，也就是C = εr * ε0 * w * h / d这样的形式。这个公式可用于两个平板面积很大的导体之间，但对于PCB走线，它严重低估了电容。因为走线宽度和介质厚度的比值往往不够大，边缘电场占的比重很高，走线侧面的电场同样贡献了大量电容，而且空气中也有电场分量参与耦合。
所以实际计算PCB走线电容时，要么用Tpd/Z0的反推法，要么用带边缘场修正的经验公式。我平时只用反推法，因为Z0公式本身已经包含了边缘场的影响，算出来的C比简单平板公式可靠得多。
3.2 线间电容与串扰估算
很多人担心的另一个问题是相邻走线之间的电容，也就是线间电容。比如两条信号线平行走了很长的距离，会不会因为耦合电容产生明显串扰？
线间电容可以用平行导线近似公式做数量级评估，但PCB上由于有参考平面的存在，相邻走线之间的电场同时受到参考平面的“短路”作用，实际线间耦合没有想象中那么大。真正影响串扰的往往不是线间电容本身，而是互感和共地阻抗。
我实际项目里的判断经验是：如果两条走线间距小于等于3倍介质厚度，且平行长度超过信号上升沿对应空间长度的十分之一，就要考虑串扰。例如FR4四层板表层，h=4mil，两条走线间距5mil，平行长度超过几百mil，串扰就可能达到甚至超过5%。这时候与其抠线间电容的数值，不如直接把间距拉开，或者把其中一根换到另一层去跨层布线。
3.3 焊盘、过孔、连接器的寄生电容
过孔除了有电感，也有寄生电容。过孔焊盘与参考平面之间、反焊盘边缘电场都会产生电容。工程上常用一个粗略估计：一个通孔从顶层贯通到底层，每连接一层参考平面，大约贡献0.1到0.5pF的寄生电容，总数要看它在板内的具体结构。
很典型的情况是信号过孔在内部层还有大块参考平面贴近，这个电容会因为过孔反焊盘太小而变大。我检查过不少眼图张不开的板子，问题不在走线阻抗，而是过孔在参考平面之间穿行时，寄生电容把高频分量“磨平”了，上升沿变缓。
连接器引脚、IC引脚封装也有类似的寄生电容，比如常见的0402焊盘加走线到过孔这一段，寄生电容约0.2到0.5pF，BGA焊球和过孔的组合段大约0.3到1pF。在高速信号末端去算总容性负载时，要把这些零零散散的量全加起来，才能准确判断它会不会影响信号上升时间和驱动能力。
4. Excel计算器怎么搭：核心公式落地与使用演示
4.1 计算器结构设计：输入、计算、校验
既然手上已经有公式，最理想的做法不是每次都拿计算器按，而是做一张可以反复用的Excel表。我的建议是分布三个区域：
输入区放所有可变参数，包括结构类型（微带线还是带状线）、走线宽度w、铜厚t、介质厚度h、介电常数εr、走线长度l，还有可选的过孔参数。计算区放Z0、εeff、Tpd、单位长度L、单位长度C、总L、总C、过孔L和过孔C。校验区放几条参考信息，比如算出来的Z0是不是接近目标阻抗、总C对驱动器来说是否可接受。
这样布局的好处是每次只需要改输入区的黄色单元格，计算区结果自动刷新，不用像Cadence或者HyperLynx那样把简单估值复杂化。Excel默认启用自动计算，改完参数结果立刻出来，比我用过的一些在线计算器还顺手。
4.2 核心单元格公式逐条展示
以Excel为例，假设结构类型放在B3，1代表微带线、2代表带状线，其他参数放在B4到B8，具体单元格对应关系可以按自己习惯调整。核心公式如下：
- 有效介电常数：
=IF(B3=1,(B7+1)/2+(B7-1)/(2*SQRT(1+12*B6/B4)),B7)- 特征阻抗：
=IF(B3=1,87/SQRT(B7+1.41)*LN(5.98*B6/(0.8*B4+B5)),60/SQRT(B7)*LN(4*B6/(0.67*PI()*(0.8*B4+B5))))- 传播延迟：
=84.72*SQRT(B13)- 单位长度电感：
=B14*B15/1000- 单位长度电容：
=B15/B14- 总电感和总电容：
=B16*B8/25.4 =B17*B8/25.4- 过孔电感：
=IF(B10*B11>0,0.2*B10*(LN(4*B10/B11)+1),0)注意，这里的B13、B14、B15是指有效介电常数、特征阻抗、传播延迟所在单元格，实际使用时要按你自己的表格布局调整引用。另外建议给所有公式包一层IFERROR，防止输入0或负数时出现#DIV/0!错误，Excel的可用性瞬间提高一截。
常用单位换算也要写进去：1oz铜约等于1.4mil，1mm等于39.37mil，1英寸等于25.4mm。这些我直接做到计算器里，换成“输入线宽mil”时就不用每次换算。
4.3 三个真实场景演练
第一个场景是常用的50Ω微带线。假设FR4四层板，表层信号线宽w=13.5mil，介质高h=8mil，铜厚t=1.4mil，εr=4.2，线长500mil，大概12.7mm。按照上面的公式算出来，εeff约3.17，Z0约50Ω，Tpd约151ps/inch，单位长度电感约7.4nH/inch，单位长度电容约3.1pF/inch。整段总电感约3.7nH，总电容约1.5pF。这个C很小，一般驱动器完全推得动，L对应的高频感抗在这个长度下也不至于造成严重反射。
第二个场景是窄间距叠层下的微带线。如果介质压到h=4mil，同样做50Ω，线宽就要收到6mil左右。这时候εeff约3.13，Tpd约150ps/inch，L仍然约7.4nH/inch，C也仍在3pF/inch附近。这印证了我前面说的：只要Z0固定，L和C的数量级相当稳定。做叠层规划时，用这个规律可以先快速判断大概需要多宽的线，再去EDA里跑精细阻抗计算。
第三个场景是电源与去耦网络。电源走线往往很宽，w/h远大于1，这时候微带线经验公式失效，我用平板近似：L = μ0 * h * l / w，C = εr * ε0 * w * l / h。假设一块板子上电源走线宽66mil，介质h=8mil，长度30mm，算出来整段L约4.4nH，C约95pF。再叠加两个过孔约2.6nH，总电感约7nH。如果负载瞬态电流变化率是1A/ns，那么纯电感压降就是7V，这个数值大到无法接受，所以必须做工作，要么缩短走线、要么加宽铜皮并增加过孔数量、要么把去耦电容放到负载正下方。
每次用完计算器，我习惯把结果和后面仿真或实测对比一下，校验区就是干这个用的。误差在10%到15%以内，说明估值流程没问题，可以放心用。
5. 实际项目中踩过的坑和排查思路
5.1 介电常数不是固定值
FR4的εr会随频率变化。低频时很多板材标注4.5，但到了1GHz以上，有效介电常数可能掉到4.0甚至更低。εr一变，90Ω、100Ω差分阻抗跟着变，走线L和C也变。所以做高速项目前，最好先跟板材供应商要一份Dk/Df频率曲线，别拿一个固定4.2硬套所有频率。我之前把一块射频板按εr=4.2算好走线阻抗，结果实测差了8%，返工一次。
5.2 回流路径断裂时，电感和EMI都会翻倍
这是我踩过最狠的坑。公式里算出的走线电感都是建立在参考平面完整、信号回流路径顺畅的基础上。一旦参考平面被开槽、分割，或者信号跨过了一个大坑，返回电流就不得不绕远路，实际回路面积大幅度增加，等效电感可能是正常值的几倍。我见过最夸张的一块板子，一条看起来只有20mm的信号线，由于跨过了一个被挖空的模拟区域，等效电感算出来有接近40nH，比正常大了好几倍。
排查方法也不复杂：先把参考平面上的开槽位置和走线路径对齐看一遍，凡是信号走线跨越分割槽的地方，全部标记出来。如果非要跨层跨槽，记得在跨越位置加缝合过孔，给返回电流提供低阻抗通道。这条对EMI的影响同样明显，返回路径断裂的走线辐射远大于正常走线。
5.3 铜箔粗糙度与蚀刻带来的偏差
PCB生产时，蚀刻会把线宽做小，而且截面不是理想矩形，顶层比底层宽，梯形效应非常普遍。厂家承诺的5mil线宽，实际成品可能顶部是5.5mil、底部是4.5mil。我一般用0.8*w作为有效宽度代入经验公式，相当于把梯形修正到矩形等效宽度。还有铜箔表面粗糙度，高频下电流集中在表面，粗糙表面会增加损耗并轻微影响有效介电常数，所以仿真和实测对不上时，先别怀疑公式，先确认一下板厂提供的实际叠层厚度和蚀刻补偿值。
5.4 常用叠层下的L/C速查表
分享一张我从多个项目里汇总出来的数量级速查表，适用于FR4、1oz铜、εr约4.2的条件，方便你快速心里有数：
| 结构 | 参考叠层条件 | 单位长度电感 | 单位长度电容 |
|---|---|---|---|
| 50Ω微带线 | h=8mil，w约13.5mil | 约7.4nH/inch | 约3.1pF/inch |
| 50Ω微带线 | h=4mil，w约6mil | 约7.4nH/inch | 约3.1pF/inch |
| 50Ω带状线 | h=10mil(单侧)，w约2.5mil | 约8.2nH/inch | 约3.7pF/inch |
| 90Ω差分微带线 | h=8mil，线宽8mil，间距6mil | 约9nH/inch | 约3.5pF/inch |
| 过孔0.3mm/1.6mm板厚 | 通孔 | 约1.3nH | 约0.3~0.5pF |
| 0402焊盘+过孔安装段 | 去耦电容管脚 | 约0.5~1nH | 约0.2~0.5pF |
表中的“约”字不是随便加的，叠层、板厂工艺、铜箔粗糙度都会带来10%到20%的偏差。但用来判断数量级、评估隐患，已经完全够用。
做PCB设计这些年，我越来越觉得，计算本身不复杂，难的是知道在什么情况下该祭出哪把尺子。你不需要记住所有公式的推导过程，但一定要知道Z0、Tpd、L、C之间的关系，知道过孔电感大概在什么量级，知道回流路径断了之后电感和EMI会一起恶化。把这些记牢，再配合一张自己搭的Excel计算器，很多信号完整性和电源完整性问题，在布局阶段就能提前规避掉，而不是板子回来以后再去飞线验证。
