简介：Sigrity-SystemSI-template.rar 面向从事高速数字电路设计的信号完整性与电源完整性工程师，以及需要开展系统级链路仿真的中高级设计人员。Sigrity 是 Cadence 旗下的 EDA 工具，其 SystemSI 模块可对芯片到芯片、板到板乃至机箱到机箱的完整信号通路进行建模与分析，而本包汇集了该模块的各类预设模板，帮助使用者快速搭建仿真环境、减少重复配置。压缩包共 1536 个文件，约 164.75MB，以 991 个 sp 仿真参数文件、129 个 ssix 工程文件、63 个 ami 算法模型、57 个 csv 数据表为主，另含 dll、ibs、s4p、bnp、rlc、cir 等模型与库文件，覆盖端接策略、回流路径、电源分布网络等设置。已有 204 人学习下载。借助这些模板，读者可快速复现串扰、同步开关噪声、电磁干扰与传输线效应等典型分析流程，并开展参数扫描、优化与敏感度分析，为缩短设计周期、降低风险提供参考。
1. 拿到 Sigrity-SystemSI-template.rar 之后：它到底是什么，能省掉哪些重复劳动
如果你正在做高速数字链路的电源完整性仿真，大概率遇到过这种场景：每次新建一个 SystemSI 工程，都要重新配一遍 stackup、重新挂 VRM、重新画 die pad 的端口、重新设仿真频率扫描点。一个项目折腾下来，真正花在“分析”上的时间可能不到三成，剩下七成全耗在重复搭环境上。Sigrity-SystemSI-template.rar这个包，本质上就是把这个重复搭环境的过程固化下来——它是一套预先配置好的 SystemSI 工程模板，解压后可以直接作为新项目的起点，把 stackup、port、VRM、仿真配置这些基础项一次性带过来。
它解决的不是“仿真准不准”的问题，而是“仿真起步快不快”的问题。适合两类人：一类是刚接触 Cadence Sigrity 平台、还不清楚一个完整 SystemSI 工程该配哪些项的工程师；另一类是已经熟练但厌倦了每次从零搭环境的老手。需要说清楚的是，模板不是万能的，它给的是结构和默认参数，具体的叠层厚度、材料 Dk/Df、芯片功耗模型这些，仍然要按你的实际设计替换。下面按“先看懂包里有什么 → 再动手跑通 → 最后讲坑”的顺序拆开讲。
2. 拆开 rar 看结构：SystemSI 模板工程里到底放了哪些东西
2.1 一个可用的 SystemSI 工程由哪几块组成
在动手解压之前，先建立对 SystemSI 工程结构的认知，否则打开模板也是一头雾水。一个完整的 SystemSI 工程通常包含以下几个核心部分：
- Stackup 定义：叠层结构，包括每层的厚度、材料、铜箔粗糙度、蚀刻因子。这是所有电磁仿真的物理基础，模板里一般会给一个典型的多层板叠层作为占位。
- Padstack 与 Via 模型：过孔的焊盘尺寸、反焊盘尺寸、钻孔直径。模板里通常预置了几种常见过孔类型。
- Component 与 Die Pad 定义：芯片的 die pad 位置、bump 尺寸、端口分配。这部分模板只能给结构，具体坐标要按你的封装替换。
- VRM 模型：电压调节模块的等效电路，通常是 R-L 串联或者更复杂的行为模型。模板里一般挂一个默认的 1mΩ 电阻加几 nH 电感作为占位。
- 仿真配置：频率扫描范围、扫频点数、求解器设置（比如是否用混合求解器）、输出选项。
模板的价值在于，它把这五块的“骨架”都搭好了，你只需要往里面填“肉”。如果从空白工程开始，光是搞清楚这五块之间的依赖关系就要花不少时间。
2.2 解压与目录结构确认
拿到 rar 包后，第一步是解压。这里有个血泪经验：如果 rar 包带了密码，别急着去搜什么密码移除工具，先问给你包的人要密码。很多所谓的“rar 密码移除”工具要么是广告加载器，要么恢复出来的文件残缺不全，得不偿失。
# 解压 rar 包到当前目录下的 SystemSI_template 文件夹 # -x 排除 macOS 的元数据文件，避免污染工程目录 unrar x Sigrity-SystemSI-template.rar ./SystemSI_template/ -x "*.DS_Store"解压后，典型的目录结构大致如下（不同来源的模板可能略有差异，但核心文件类型一致）：
SystemSI_template/ ├── project.ssi # SystemSI 工程主文件 ├── stackup.csv # 叠层定义，可用文本编辑器直接改 ├── via_lib/ # 过孔模型库 │ ├── via_8mil.pad │ └── via_10mil.pad ├── vrm_models/ # VRM 等效电路 │ └── default_vrm.sp ├── die_pads/ # die pad 坐标与端口定义 │ └── template_pads.csv └── sim_config/ # 仿真配置文件 └── freq_sweep.cfg提示：不同版本的 Sigrity 对工程文件的扩展名和目录组织可能有差异，如果打开时提示找不到某个文件，优先检查路径中是否包含中文或空格。
2.3 用文本编辑器预检关键配置文件
在把工程拖进 Sigrity 之前，建议先用文本编辑器扫一眼几个关键文件，确认参数没有明显离谱的值。这一步能帮你提前发现模板是否被改坏过。
# stackup.csv 示例内容（部分列） Layer_Name,Thickness_mil,Material,Dk,Df,Copper_Thickness_oz Top_Signal,2.0,FR4,4.3,0.02,1.0 GND_1,1.2,FR4,4.3,0.02,1.0 Core_1,4.0,FR4,4.3,0.02,0.0 PWR_1,1.2,FR4,4.3,0.02,1.0 Bottom_Signal,2.0,FR4,4.3,0.02,1.0上面这个叠层是一个典型的 5 层占位结构。你需要关注的是：Dk 值是否和你实际板材一致（FR4 在 1GHz 以上 Dk 会降到 4.0 左右）、铜厚是否对得上（1oz 约 1.4mil）、芯板厚度是否合理。模板给的是“能跑通”的值，不是“准确”的值。
* default_vrm.sp 示例 * 简单的 R-L 串联 VRM 等效模型 R_vrm in out 1m L_vrm out gnd 2n * 实际项目中需要替换为厂商提供的 VRM 行为模型VRM 模型这块，模板里通常就是一个极简的 R-L 串联。如果你做的是低频段（比如 100kHz 到 1MHz）的电源阻抗分析，这个模型勉强能用；但如果要看到高频谐振点，必须换成更精确的模型。
3. 把模板跑起来：从解压到第一次仿真出结果的完整路径
3.1 在 Sigrity 中加载模板工程并检查依赖
打开 Sigrity SystemSI，选择 File → Open，指向解压目录下的project.ssi。加载过程中，软件会检查所有引用的文件是否存在。如果模板来自别人的环境，最常见的翻车点就是路径不对——比如 stackup.csv 的引用路径写的是绝对路径，而你解压到了别的地方。
# 如果加载时报找不到文件，可以用 grep 快速定位工程文件里的绝对路径引用 grep -n "/home/\|/Users/\|C:\\\\" project.ssi | head -20找到绝对路径后，用文本编辑器批量替换成相对路径，或者直接改成你本地的实际路径。这一步做完再重新加载，基本就能正常打开了。
加载成功后，先别急着跑仿真。按以下顺序逐项检查：
- Stackup 是否完整：在 Layer Stackup 面板里确认每一层的厚度和材料都正确显示，没有出现“unknown material”的警告。
- Port 是否已分配：在 Die Pad 或 Component 面板里看端口有没有挂上，端口数量是否和你预期一致。
- VRM 是否连接：确认 VRM 模型的引脚和电源网络的连接关系正确，没有悬空节点。
- 仿真频率范围是否合理：打开仿真配置，看扫频范围是不是你需要的。模板默认可能是 1MHz 到 1GHz，如果你做的是 PDN 阻抗分析，通常需要从 10kHz 开始。
3.2 替换叠层与材料参数：模板到实际项目的关键一步
模板里的叠层是占位用的，真正做项目时必须替换成你的实际叠层。在 SystemSI 里可以直接编辑，也可以改 stackup.csv 后重新导入。我一般倾向于改 CSV 再导入，因为批量修改更方便，而且改错了容易回滚。
# 替换为实际叠层的示例（6 层板，含两个电源平面） Layer_Name,Thickness_mil,Material,Dk,Df,Copper_Thickness_oz Top_Signal,1.8,FR4_HighTg,4.1,0.015,1.0 GND_1,1.0,FR4_HighTg,4.1,0.015,1.0 Signal_1,3.5,FR4_HighTg,4.1,0.015,0.5 PWR_1,1.0,FR4_HighTg,4.1,0.015,1.0 GND_2,1.0,FR4_HighTg,4.1,0.015,1.0 Bottom_Signal,1.8,FR4_HighTg,4.1,0.015,1.0参数说明：Thickness_mil 是介质厚度，单位 mil；Dk 是介电常数，FR4 在高频下通常取 4.0 到 4.3；Df 是损耗因子，普通 FR4 在 0.02 左右，高速板材可以低到 0.005。铜厚用 oz 表示，1oz 对应约 1.4mil。这些值如果填错，仿真结果和实测的偏差会非常大，尤其是 Df 对插入损耗的影响在 1GHz 以上非常明显。
3.3 配置仿真频率扫描与求解器选项
模板里的仿真配置通常是一个通用的扫频设置。你需要根据实际分析目标调整。比如做 PDN 阻抗分析，关注的是从 DC 到几百 MHz 的阻抗曲线；做通道 S 参数提取，可能需要从 100MHz 扫到 20GHz 甚至更高。
# freq_sweep.cfg 示例 Start_Freq = 10kHz Stop_Freq = 1GHz Points_Per_Decade = 50 Sweep_Type = Logarithmic Solver = Hybrid Output_S_Parameters = Yes Output_Z_Parameters = Yes参数说明：Points_Per_Decade 决定扫频密度，50 个点每十倍频程通常够用，但如果谐振峰很尖锐，需要加到 100 以上。Solver 选 Hybrid 是大多数情况的稳妥选择，纯频域求解器在低频段可能收敛慢。Output_Z_Parameters 在做 PDN 分析时必开，否则拿不到阻抗曲线。
配置改完后，点 Run Simulation。第一次跑建议先用模板自带的简单模型跑通，确认整个流程没有报错，再替换成实际设计。这样万一出问题，你能快速判断是模板本身的问题还是你替换的参数有问题。
4. 避坑与排查：模板用错比不用更麻烦的几种情况
4.1 现象：仿真跑完但阻抗曲线全是平的
原因：VRM 模型没挂上，或者 VRM 和电源网络的连接点选错了。模板里的默认 VRM 是一个理想电压源加小电阻，如果连接点选在了错误的位置（比如选到了信号网络上），阻抗曲线就会是一条直线。
解决：在仿真结果里检查 VRM 端口的电流方向，确认它确实在往电源网络注入电流。然后在原理图里逐节点检查 VRM 的连接关系，确保正端接电源、负端接 GND。
4.2 现象：S 参数在高频段出现异常尖峰
原因：叠层里的 Dk/Df 值填得不对，或者过孔模型和实际不符。模板自带的过孔模型是理想化的圆柱过孔，没有考虑 stub 效应。如果你的实际过孔有较长的 stub，高频谐振点会偏移。
解决：先用模板的过孔模型跑一遍，记录谐振频率；然后换成带 stub 的过孔模型再跑，对比差异。如果差异超过 10%，说明过孔模型必须替换。Dk/Df 建议找板材厂商要实测数据，不要用网上随便搜的值。
4.3 现象：加载工程时提示“file not found”但文件明明存在
原因：路径里有中文、空格，或者工程文件里写的是绝对路径而你的解压位置不同。Sigrity 对中文路径的支持一直不太稳定，这是玄学问题，但确实存在。
解决：把整个工程目录移到纯英文、无空格的路径下，比如D:\work\systemsi_tpl\。然后用文本编辑器打开 project.ssi，把所有绝对路径改成相对路径。
4.4 现象：仿真速度极慢，一个扫频跑几个小时
原因：扫频点数设得太密，或者求解器选了最耗时的全波选项。模板默认的求解器设置可能偏向精度而非速度。
解决：先把 Points_Per_Decade 从 100 降到 20，跑一遍看趋势。如果趋势对了，再逐步加密到 50 或 100。求解器先选 Hybrid，如果精度不够再换 Full-Wave。另外，检查模型里有没有不必要的精细结构（比如很小的圆角），这些会显著增加网格量。
4.5 现象：模板里的 die pad 坐标和实际封装对不上
原因：模板的 die pad 是占位用的，坐标是随便给的。这是最容易被忽略的坑——很多人直接拿模板跑，结果端口位置全错。
解决：从你的封装文件（比如 .brd 或 .mcm）里导出实际的 die pad 坐标，替换 die_pads/template_pads.csv。导出时注意单位统一，模板通常用 mil，而封装文件可能用 mm。
5. 把模板变成自己的：参数化改造与复用技巧
模板用久了，你会发现每次手动改参数还是很烦。我的习惯是把它进一步参数化——用 Python 脚本批量生成 stackup.csv 和 die_pads.csv，然后自动替换到工程目录里。这样换项目时只需要改一个配置文件，几秒钟就能生成一套新的工程文件。
import csv # 定义叠层参数模板 stackup_template = [ {"name": "Top_Signal", "thickness": 1.8, "material": "FR4_HighTg", "Dk": 4.1, "Df": 0.015, "cu": 1.0}, {"name": "GND_1", "thickness": 1.0, "material": "FR4_HighTg", "Dk": 4.1, "Df": 0.015, "cu": 1.0}, {"name": "Signal_1", "thickness": 3.5, "material": "FR4_HighTg", "Dk": 4.1, "Df": 0.015, "cu": 0.5}, {"name": "PWR_1", "thickness": 1.0, "material": "FR4_HighTg", "Dk": 4.1, "Df": 0.015, "cu": 1.0}, {"name": "GND_2", "thickness": 1.0, "material": "FR4_HighTg", "Dk": 4.1, "Df": 0.015, "cu": 1.0}, {"name": "Bottom_Signal", "thickness": 1.8, "material": "FR4_HighTg", "Dk": 4.1, "Df": 0.015, "cu": 1.0}, ] # 根据实际板材调整 Dk/Df def adjust_material(stackup, new_Dk, new_Df): for layer in stackup: layer["Dk"] = new_Dk layer["Df"] = new_Df return stackup # 写入 CSV def write_stackup(stackup, filename): with open(filename, "w", newline="") as f: writer = csv.DictWriter(f, fieldnames=["name", "thickness", "material", "Dk", "Df", "cu"]) writer.writeheader() for layer in stackup: writer.writerow({ "name": layer["name"], "thickness": layer["thickness"], "material": layer["material"], "Dk": layer["Dk"], "Df": layer["Df"], "cu": layer["cu"], }) # 使用示例：换成 Dk=3.8, Df=0.008 的高速板材 stackup = adjust_material(stackup_template, 3.8, 0.008) write_stackup(stackup, "stackup_highspeed.csv")这段脚本的逻辑很直接：定义一个叠层列表，然后根据实际板材批量修改 Dk/Df，最后输出成 Sigrity 能识别的 CSV。参数说明：adjust_material 里的 new_Dk 和 new_Df 从板材手册里查，不要凭感觉填。write_stackup 输出的文件名可以按项目命名，方便版本管理。
除了叠层，die pad 坐标也可以用类似的方式批量生成。如果你经常做同一类封装（比如 BGA 的电源球阵列），可以把 pad 坐标做成模板，用脚本按行列间距自动生成。这样从拿到封装尺寸到生成可用的 die_pads.csv，整个过程不超过一分钟。
最后一个习惯：每次用模板新建工程后，先把整个目录复制一份作为“基线”，然后再改。这样万一改坏了，随时能回到起点。模板本身是死的，但你怎么用它、怎么在上面叠加自己的自动化流程，决定了它是真的省时间还是只是换了个地方浪费时间。希望帮到你。
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