简介：ISE是Xilinx推出的FPGA集成开发环境，这份资料以Spartan-3E为目标器件，通过六个递进式实例串起从项目建立、Verilog/VHDL设计、综合约束、仿真验证到下载调试的完整开发流程。压缩包含2000个文件，大小约21.63MB，主要包含VHDL/Verilog源代码、UCF约束文件、ISE工程文件（xise）以及BIT/MCS配置文件，另有仿真波形与综合报告可对照，目录按实例组织，便于逐例展开。六个实例分别覆盖基本逻辑门、计数器/移位寄存器、有限状态机、DSP运算模块、SPI/I2C接口和RAM/ROM存储器，每例附带完整源码与测试平台，可在ISE中直接打开复用，适合FPGA入门学习者快速建立完整工程概念。目前已有199人浏览学习，通过复现这些实例能加深对ISE综合、时序约束、仿真和硬件调试各环节的理解，是比较实用的上手指南。
1. ise软件应用实例最容易翻车的不是代码，是环境
ISE软件应用实例里最容易翻车的环节，不是RTL代码本身，而是在 Linux 把 14.7 装起来、用 ModelSim 跑出第一批波形、再通过 ChipScope 把内部信号透出来这三条路。ISE 是 Xilinx 在 Vivado 之前的主力 FPGA 开发套件，至今仍是 Spartan-6、Virtex-6 这些老器件唯一的官方工具链，也大量停留在教学、军工和产线维护项目里。这篇笔记按真实使用顺序展开：Linux 下 14.7 的安装与 license，ModelSim 仿真库与波形，ChipScope 在线抓信号，最后收在常见的坑和命令行技巧上。适合新接手老项目的人、实验室还在用 ISE 的学生，以及想在 Vivado 之外留一条退路的开发者。
2. Linux中ISE 14.7安装包下载到能综合：Ubuntu与CentOS实操
我接到过不少求助，说 Linux 下装 ISE 14.7 就卡住：安装包拿到了，xsetup 也跑了，最后启动时报缺库。其实问题就集中在三个地方：32 位兼容库、license 摆放位置、环境变量。这一章按顺序把每一处点透。
2.1 为什么还在用 ISE 14.7：三个绕不开的理由
选 ISE 不是情怀。第一，Vivado 从 2012 年之后不再支持 Spartan-6 和 Virtex-6，老器件只能停在 ISE 14.7；第二，很多已量产的工程在 ISE 里维护，换 Vivado 意味着工程迁移、IP 替换、重新验证，成本高风险大；第三，第三方仿真和调试工具链，比如实验室版本的 ModelSim、ChipScope 配套版本，都按 ISE 14.7 配的，升级会破坏配套。
所以“ISE 软件应用实例”在今天仍然有真实业务。需要明确一点：ISE 14.7 是 Xilinx 承认的最后一个 ISE 版本，之后只做安全补丁和 OS 兼容性修正。用它不等于技术落后，而是器件的生命周期决定了工具必须停在这里。选型时如果不是被老器件或老工程绑住，我一般不建议新项目再用 ISE，Vivado 对资源和时序收敛的友好度明显更高；但如果你的目标就是 Spartan-6 或 Virtex-6，那 ISE 14.7 没有替代品。
2.2 安装包准备与系统要求：先看这三样
安装包从 Xilinx 官网下载中心获取，需要注册账号；文件名一般是Xilinx_ISE_DS_14.7_1015_1.tar.gz，解压后几个 GB。下载时记得同时把 license 文件拿到，否则后面启动会卡在 License Manager。
系统要求里最容易被忽略的是 32 位库。ISE 14.7 的二进制有 64 位和 32 位分支，但很多工具如xst、ise还是 32 位程序，运行时需要libc6:i386、libncurses5:i386、libstdc++6:i386这一套。Ubuntu 20.04/22.04 默认仓库只有 64 位版本，要先添加 i386 架构。CentOS 7 自带情况好一些，但也要检查libstdc++.so.6和ncurses-libs。
# Ubuntu 20.04/22.04 添加i386架构并安装兼容库 sudo dpkg --add-architecture i386 sudo apt-get update sudo apt-get install libc6:i386 libstdc++6:i386 libncurses5:i386 \ libx11-6:i386 libxext6:i386 libxi6:i386 libxtst6:i386这段命令的作用是让系统具备运行 32 位 ISE 工具的基础。libc6:i386和libstdc++6:i386是 C/C++ 运行库，libncurses5:i386是 ISE 命令行界面依赖的文本显示库，libx11等是 GUI 启动依赖。如果某个包提示找不到，多半是 Ubuntu 22.04 仓库没有这个老版本，解决办法写在第 5 章，这里先确保主流程能走通。CentOS 上对应命令是yum install glibc.i686 libstdc++.i686 ncurses-libs.i686。
2.3 命令行安装与 license 配置：两步让 ise 可启动
拿到 tar.gz 包后，不要用 Windows 里那套双击思维。安装器是xsetup，它本身是图形向导，但必须在终端里用 bash 启动，否则安装目录权限和后续环境变量会出问题。
tar xzf Xilinx_ISE_DS_14.7_1015_1.tar.gz cd Xilinx_ISE_DS_14.7_1015_1 sudo ./xsetuptar xzf解包，cd进入目录后执行xsetup。安装向导会问安装路径、选择安装组件，建议只装 ISE WebPACK 和 ModelSim 接口，不要装 System Generator 等用不到的大件，省磁盘也省时间。安装目录我习惯放/opt/Xilinx，因为后文大量命令依赖这个路径。如果安装过程报缺libQt，可以用apt-get install libqt4-dev-bin补齐，但这种情况在 14.7 安装里不多见，更多是启动时报。
装完后配置环境变量：
echo "source /opt/Xilinx/14.7/ISE_DS/settings64.sh" >> ~/.bashrc source ~/.bashrcsettings64.sh会设置XILINX、PATH、LD_LIBRARY_PATH等一系列变量，后续compxlib、xst、impact都靠它。如果你的操作系统是 32 位，就改成settings32.sh。配置完在终端输入ise，能弹 GUI 说明基本成功。
license 摆放有个约定俗成的路径：~/.Xilinx/Xilinx.lic。把下载好的.lic文件复制过去，启动时就不弹授权框。
mkdir -p ~/.Xilinx cp /path/to/your/Xilinx.lic ~/.Xilinx/Xilinx.lic原理是 ISE 启动时默认按固定顺序寻找 license 文件，用户目录优先。也可以用环境变量XILINXD_LICENSE_FILE指向 license，但我一般推荐复制到~/.Xilinx，因为多个版本 ISE 共存时不会互相覆盖。如果你有浮动 license 的服务器地址，把XILINXD_LICENSE_FILE设为port@host格式即可。
2.4 跑通第一个工程：从新建工程到生成比特流
安装只是第一步，真正算“ISE 软件应用实例”跑通，要能生成 bitstream。打开 ISE GUI 后，File -> New Project，工程名随意，器件型号按手头板卡选，比如 Spartan-6xc6slx9-ftg256-2。接着Add New Source -> Verilog Module，新建顶层文件。
module led_flash( input clk_50m, input rst_n, output led ); reg [24:0] cnt; always @(posedge clk_50m or negedge rst_n) begin if (!rst_n) cnt <= 25'd0; else cnt <= cnt + 1'b1; end assign led = cnt[24]; endmodule这个模块是一个 25 位计数器，clk_50m是 50MHz 时钟，cnt[24]每 2^25 个时钟翻转一次，大约 1.5Hz，适合直接观察 LED 闪烁。rst_n低电平复位。综合时如果没写约束，工具会提示没有引脚位置，但依然能综合；真正生成 bitstream 后下载到板子上却点不亮，因为管脚分配是空的。
需要新建.ucf约束文件，至少把顶层端口映射到实际引脚：
NET "clk_50m" LOC = "P17"; NET "rst_n" LOC = "P18"; NET "led" LOC = "P19";P17这类引脚编号按板卡原理图填。还有一点要注意：ISE 对没有时序约束的工程会按默认频率收敛，如果只用 LED 无所谓；但当你上真信号处理时，一定要在 UCF 里加NET "clk_50m" TNM_NET = "clk_50m"; TIMESPEC TS_clk = PERIOD "clk_50m" 20 ns;这样的约束，否则 map、par 阶段很难控制时序收敛。
保存后双击Generate Programming File，等待综合、映射、布线完成，会在工程目录生成.bit文件。到这里，Linux 上的 ISE 环境就真正能输出产品了。很多人在这一步被“时序约束通过不了”卡住，后面第 5 章会展开。
3. ISE仿真用ModelSim怎么完成：库、测试平台与一条命令
ISE 自带的 ISim 确实能用，但在波形窗口、多波形比较和脚本化回归上，ModelSim 顺手得多。“ISE 仿真用 ModelSim 怎么完成”这句话，在求助帖里出现频率很高。把它拆开就是三件事：仿真库从哪来、测试平台怎么写、ModelSim 里怎么映射和跑。
3.1 仿真库怎么来：先搞懂库映射
FPGA 综合后生成的网表会例化器件原语，比如 BUFG、IBUFG、DCM，以及各种 IP 核。这些原语在综合网表里只是个名称，真正能在 ModelSim 里仿真的行为模型放在 Xilinx 的仿真库里。常用库有三个：unisim是最常用的功能模型库，simprim是结构级模型，xilinxcorelib和 IP 核相关。仿真一个纯计数器不需要它们，但只要例化了 BUFG 或 DCM，不映射库就会看到Module unisim not found。
常见做法是用 ISE 自带的compxlib工具把仿真库编译到 ModelSim 能识别的目录。ISE 安装时会带一份未编译的库源码，第一次用 ModelSim 前必须编译一次，这个动作叫“编译仿真库”。很多新手跳过这一步，直接在 ModelSim 里 vlog 源文件，然后报一堆找不到库的错。
3.2 编译仿真库：compxlib 命令行与 GUI
我习惯用命令行，脚本可复用。
source /opt/Xilinx/14.7/ISE_DS/settings64.sh compxlib -s mti_se -f all -o $XILINX/ISE/modelsim_lib -w-s mti_se指定目标模拟器是 ModelSim SE，如果用的是 ModelSim ALTERA 版，就不兼容；-f all表示编译所有器件系列，也可以指定spartan6等单一系列来提速；-o是输出目录，我放到$XILINX/ISE/modelsim_lib；-w表示覆盖旧的编译结果。整条命令会在目标目录下生成unisim、simprim、xilinxcorelib等子目录。如果不想敲命令，在 ISE 菜单栏选Tools -> Compile Simulation Libraries，弹出的 GUI 里的选项和命令行一一对应。
编译库是个一次性工作，但有一个坑：ModelSim 版本不能太新。ISE 14.7 官方只支持到 ModelSim 10.4 左右，新版本 ModelSim 的库格式改了，compxlib生成的目录映射过去会报bad library format。如果你遇到这个问题，要么换旧版 ModelSim，要么在 ModelSim 里手动vlib重建库并重新编译 Xilinx 源码。后一种方法在第 5 章讲。
3.3 写一个最小测试平台
仿真要用 testbench（TB）给被测模块制造时钟、复位和激励。以第 2 章的计数器为例，写一个最小 TB：
`timescale 1ns / 1ps module led_flash_tb; reg clk_50m = 0; reg rst_n = 0; wire led; // 50MHz时钟，周期20ns always #10 clk_50m = ~clk_50m; // 复位后启动 initial begin #100; rst_n = 1; #1000; $finish; end led_flash dut( .clk_50m(clk_50m), .rst_n(rst_n), .led(led) ); endmoduletimescale声明时间单位和精度，#10表示每 10ns 翻转一次时钟，折算下来就是 50MHz。initial里先让复位保持 100ns，再拉高，跑 1000ns 后$finish结束仿真。dut是被测模块实例名，端口按顶层映射。这段代码本身不包含硬件原语，所以也可以在 ModelSim 里直接 vlog，不需要仿真库。但工程一旦复杂，TB 里往往要例化 PLL 或 BUFG，那就必须把库映射好再跑，否则直接卡在Module not found。
TB 里建议不要只$finish，可以在关键点加$display打印观察值，或者加一个简单的断言：计数器每次递增 1。ISE 仿真用 ModelSim 最常见的新手错误，是把#10当成 10 个时钟周期，实际是 10ns，导致时钟频率算错，波形看起来全是毛糙边沿。
3.4 在 ModelSim 里编译并跑出波形
按如下顺序输入命令：
vlib work vmap work work vmap unisim $XILINX/ISE/modelsim_lib/unisim vmap simprim $XILINX/ISE/modelsim_lib/simprim vlog -work work led_flash.v led_flash_tb.v vsim -t 1ns -L unisim -L simprim work.led_flash_tb add wave -r /* run -allvlib work创建库目录，vmap work work把逻辑名映射到物理路径。vmap unisim ...就是把unisim这个名字指向第 3.2 节编译出的目录，这样后面对网表原语的引用才找得到。vlog -work work把两个 Verilog 源文件编译进 work 库，顺序是模块先于 TB。vsim -t 1ns把仿真时间精度设为 1ns，-L unisim -L simprim让 vsim 加载时自动搜索这些库，work.led_flash_tb是仿真顶层。add wave -r /*把 TB 下所有层级的信号加进波形窗口，run -all一直跑到$finish。
提示：如果你的设计里例化了 BUFG 或 DCM，这三个库必须映射到位，否则 vsim 一加载网表就报模块找不到。
跑完后在波形窗口里能看到led周期性翻转。这条命令串适合写进 Makefile 或 do 脚本。ModelSim GUI 里还可以用菜单File -> Load Macro加载 .do 文件，把整个流程固化。这里补充一个常用做法：在 ISE 工程属性里把仿真工具设为 ModelSim，然后在 Process 窗口双击Simulate Behavioral Model，ISE 会自动调用 ModelSim 并带上库映射，省去手打 vmap；缺点是不好加自定义命令行参数，调试触发条件时自由度低。所以我更推荐直接用脚本跑。
4. ISE加程序抓信号：ChipScope例化、约束与触发
仿真通过不代表上板就能跑。ISE 加程序抓信号这个需求，基本上都指向 ChipScope。ChipScope 的本质是把一个逻辑分析仪放进 FPGA 里，通过 JTAG 把片内信号抓出来。它的价值在于抓真实信号，能看见仿真时不确定的毛刺和亚稳态；代价是占用 BRAM 和逻辑资源，而且采样深度和触发端口必须在综合前定好。
4.1 ChipScope 是什么：为什么抓信号慢但值得
ChipScope 由几个核组成：ICON 负责 JTAG 通信控制，ILA 负责数据采样和触发，ILA 和 VIO 配合可以观察和驱动信号。ISE 里的 ChipScope Analyzer 是上位机软件，通过下载线（JTAG）连接 FPGA，读取 ILA 采样到的数据。说它慢，是因为采样深度只有几 K 到几 M，取决于你分配给 ILA 的 BRAM；说它值得，是因为它能看到波形在真实时钟下的行为，比如跨时钟域的亚稳态、PLL 锁定状态、外部干扰导致的毛刺。这类问题用仿真复现往往要花很久，用 ChipScope 一次就能定性。
选型时要注意：ChipScope 适合抓可观测的数字信号，不适合抓模拟量；对内部高速串行信号，需要配合 ChipScope 的协议分析模块。普通调试，ILA 的触发端口设 8~16 位够用。
4.2 两种加方式：Core Generator 例化与 ChipScope Inserter
在 ISE 里加 ChipScope 有两种主流方式。第一种是先用 Core Generator 生成 ICON 和 ILA 两个核，然后在顶层 Verilog 里手动例化。第二种是综合后用 ChipScope Inserter 把核插进网表，不改 HDL 源码。我一般倾向第一种，因为信号端口在源码里写得清楚，综合后不会被乱插；但 ChipScope Inserter 的好处是快速，适合临时抓一下。下面给出第一种的示意代码：
// 在Core Generator里生成icon_1和ila_1后，顶层例化 wire [35:0] control0; icon_1 icon_u ( .CONTROL0(control0) ); ila_1 ila_u ( .CONTROL(control0), .CLK(clk_50m), .TRIG0(cnt) );icon_1生成后只有一个CONTROL0端口，宽度由生成时的参数决定，常见是 36 位。ila_1是把被测信号接到TRIG0，CONTROL接 ICON 的CONTROL0，CLK必须是被测信号所在时钟，不能乱接。cnt是 25 位计数器，但 ILA 的触发端口宽度在生成核时已经设好，比如设了 8 位，那这里就只能接cnt[7:0]。这个限制是新手最容易忽略的：端口宽度不匹配，ChipScope Analyzer 里看到的要么多出高位全是 0，要么信号错位。
如果用 ChipScope Inserter，操作是在 ISE 的 Process 窗口里右键Implement Design -> Analyze Design后启动ChipScope Inserter，选择网表文件.ngc，配置 ICON 和 ILA，保存后重新生成 bitstream。这个流程不用写 HDL，但每次改连接都要重新综合，调试迭代比手动例化慢。
4.3 用 UCF 约束把 ILA 接到目标信号
手动例化后，需要在 UCF 里给顶层端口做约束，至少要把物理引脚约束写对，否则综合后布线时，工具可能把时钟树处理得不满足时序。
NET "clk_50m" LOC = "P17"; NET "rst_n" LOC = "P18"; NET "led" LOC = "P19";这段 UCF 只约束了顶层端口，ILA 核内部信号不上 UCF 也由综合器自动处理。但有一个场景必须写：如果你抓的信号是某个跨时钟域信号，最好给这个信号加KEEP和时钟域约束，防止综合器把它优化掉或搬到别的时钟域。ChipScope 抓信号时，ILA 的 CLK 必须和被测信号同源，否则采样会出现相位错乱。这点在例化 ILA 时就要想清楚。
另外，ILA 核的采样深度默认是 1024，如果抓长序列，可以设到 8192 或更多，但 BRAM 占用会明显上升。一个 Spartan-6 的 BRAM 大概 18Kb，深度 8192、宽度 8 位的 ILA 会占掉多个 BRAM。调试时先小深度跑通，再加大，不要一上来就设最大。
4.4 抓波形与触发设置：从触发条件到数据导出
bitstream 下载后，打开 ChipScope Analyzer，连接下载线，软件会通过 JTAG 扫描链识别出器件。选中设备后，右键 ILA 核选择Waveform，就能看到波形窗口。触发设置是 ChipScope 最实用的一步：在Trigger Setup面板里选 ILA 的触发端口，设置触发条件，比如cnt == 8'h0F或cnt[0] == 1'b0。触发位置可以设为前、中、后，控制采样窗口在触发点前后的分布。启动采集后，FPGA 一直采样等触发条件满足，采完自动上传到 PC。
导出数据时，在波形窗口选中信号，右键Export，可以导出为 CSV 或 ASCII。CSV 适合在 Python 里做后处理，ASCII 适合跟 ModelSim 仿真波形对比。导出的数据是 ILA 采样深度内的值，没有时间轴绝对时间，只有采样点序号；要换算绝对时间，用采样时钟周期乘序号。这一步是很多调试报告里时间轴对不上的原因，注意标注清楚。
抓信号时还有一个技巧：先抓一个简单信号验证 ILA 链路，比如抓计数器最高位，确认能翻转，再抓真正需要观察的总线。不要一开始就抓复杂的 AXI 总线，触发条件万一设错，波形窗口会一直空着。
5. ISE应用常见问题排查：四条最值的血泪记录
这一章不按顺序讲功能，只写我实际遇到过、且搜索引擎里反复有人问的问题。每条都是现象、原因、解决的顺序。
5.1 Ubuntu 22.04 启动 ISE 报错：找不到 libncurses.so.5
现象：在终端输入ise，出来一行error while loading shared libraries: libncurses.so.5，GUI 根本没启动。
原因：ISE 14.7 的启动脚本依赖 32 位的 ncurses5 库，Ubuntu 22.04 只提供 ncurses6，而且仓库里没有libncurses5:i386这个包。不是系统坏了，是依赖过期了。
解决：手动安装 Ubuntu 18.04 的 deb 包，把libncurses5和libtinfo5的 i386 版本下载下来，用sudo dpkg -i安装。文件名一般是libncurses5_6.1-1ubuntu1_18.04_i386.deb和libtinfo5_6.1-1ubuntu1_18.04_i386.deb。装完再启动ise就正常了。如果还报libstdc++相关，把第 2 章那段 i386 依赖再检查一遍。这个坑的根源是 Xilinx 放弃维护后没有适配新系统，只能人工补兼容层。
5.2 ModelSim 仿真结果全是高阻或找不到 unisim 库
现象：vsim 跑起来，波形窗口里所有信号都是红色高阻，终端刷Module unisim not found。
原因：仿真库里没有编译，或者 vmap 指定的路径不对。很多教程里直接写vmap unisim $XILINX/ISE/verilog/src/unisims，但那是源码目录，不是 ModelSim 能加载的编译后库。如果路径里没有_lib目录，vmap 就会指向一个空位置，vsim 加载原语模型时找不到模块。
解决：先执行第 3 章的compxlib命令，确认生成目录存在；然后echo $XILINX看环境变量是否为空，如果为空，说明settings64.sh没 source 成功。在 ModelSim 里vmap unisim $XILINX/ISE/modelsim_lib/unisim后，用vlog重新编译工程，再 vsim。一个简单验证：vdir命令列出 unisim 库里的模块，看有没有 BUFG。如果库里有，问题一定在 vmap 路径。
5.3 ChipScope 抓到的信号全是常量或空白
现象：ChipScope Analyzer 连接正常，但 Waveform 窗口里没有信号列表，或者信号显示全 0，怎么换触发都没反应。
原因：最常见于 ChipScope Inserter 方式。目标信号在综合时被优化掉了，比如一个中间计数器没有驱动 output，综合器直接把它当作组合逻辑消掉；或者综合器把层次打平，信号改名。另一个原因是 ILA 核的触发端口和实际信号位宽不匹配，高几位被截掉。
解决：在综合前给目标信号加保持属性。
(* KEEP = "TRUE" *) reg [24:0] cnt;在 ISE 的综合属性里，也可以把Keep Hierarchy设为Yes，防止顶层以下的信号被打平。加了属性后重新综合、重新插入 ChipScope。抓之前先在 Analyzer 里看信号列表，确认名字和位宽跟 HDL 一致。如果还看不到，检查 ILA 的 CLK 是否连到了真实时钟，用示波器确认板上有时钟。
5.4 综合慢到像死机：两个开关让 XST 快起来
现象：一个不到一万门的工程，XST 综合要跑十几分钟，CPU 单核满载，看起来像死机。
原因：ISE 的默认综合策略是优化速度，而且没有开启增量综合。老器件本身布局布线就慢，加上综合器一直做全局优化，慢是正常的。更隐蔽的是，工程里如果有未经约束的异步复位，XST 会试图做更精细的时钟分析，进一步拖慢。
解决：在 ISE Process 窗口右键Synthesize - XST，进入 Process Properties，把Optimization Goal从Speed改成Area，对不追求时序的小工程有明显加速；勾选Incremental Synthesis，二次综合只重做改动的部分。命令行方式可以加-opt_area。注意：改了Speed到Area后，时序收敛会变差，如果有真实时钟约束不要随意改，而是先检查是不是约束文件里写了太严格的周期。这个开关属于性能调优，和功能无关。
6. 把ISE当命令行工具：批量综合、仿真与抓信号的进阶技巧
到这一步，你已经能在 GUI 里做完整流程。但真正省时间的做法是把 ISE 跑成脚本。常见做法是写一个 bash 脚本把综合到 bitgen 串起来：
#!/bin/bash source /opt/Xilinx/14.7/ISE_DS/settings64.sh cd $1 xst -ifn run.xst ngdbuild -uc top.ucf top.ngc map -p xc6slx9-ftg256-2 top.ngd par -w top.ncd top_par.ncd bitgen -w top_par.ncd top_par.bitrun.xst里写着综合参数和顶层模块名，ngdbuild把 NGC 网表转成 NGD，map -p指定器件型号，par布局布线，bitgen生成 bitstream。每个工具都有对应 GUI 行为，但命令行可以批量跑多个配置，比如不同时钟约束、不同器件封装。脚本里我习惯把$1作为工程目录，这样回归测试时循环调用就好。
ModelSim 回归也可以用 do 脚本：把vsim、run -all、断言判断写进 .do 文件，配合 Python 读取波形脚本，能做成简单 CI。ISE 老归老，这些命令行接口比 Vivado 稳定，做自动化时反而更顺。
我自己现在打开 ISE GUI 的次数已经很少，只有要改核参数、约束文件时才进去点几下；日常综合、仿真和在线抓信号全走命令行或脚本。ISE 软件应用实例这个方向，看着老，只要把环境、库映射、ChipScope 三条路理顺，和年轻工程师熟知的 Vivado 流程并没有本质差别。踩过的坑写出来，是想让你别再被 libncurses 和 unisim 库卡掉半天时间。希望帮到你。
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