1. CPO演进路上，偏振处理为什么突然成了绕不开的坎
年初我们团队在调试一版面向AI集群的CPO（Co-Packaged Optics，共封装光学）工程样品时，遇到了一个特别典型的返工问题：按照仿真实测的单通道插损明明没问题，整机链路测试却差出将近2.7dB。查了很多天，最后定位到根源不在激光器功率衰减，也不在接收端灵敏度，而是光纤连接处的偏振态偏了，光功率打在硅光芯片的TE端口上衰减得厉害。这个“偏振”问题，恰恰是SiP（Silicon Photonics，硅光子）芯片在CPO架构下最容易被低估的坑。
传统可插拔光模块里，激光器、调制器、探测器封装在一起，光学链路相对封闭，偏振态变化有限，设计上习惯性地给“保偏”留出余量就行。但CPO完全不同——交换芯片和光引擎紧挨着放，外部激光源（External Laser Source，ELS）被单独布置在机架或面板上，光通过光纤连进光引擎。光纤天然不保偏，弯个半径、温度变一下、机箱振动一下，进入硅光芯片的偏振态就会漂。而硅光器件对偏振极其挑剔，我们常用的条形波导、脊波导结构对TE/TM模式的传播常数差异悬殊，耦合区稍微偏一点，插损和串扰就会明显恶化。这时候，一颗好用的偏振补偿器就成了方案里“缺了就会出问题”的一环。
我讲明白一点：ELS＋CPO的组合，真正的工程意义是可以做激光器集中管理、简化光引擎封装、提升良率和散热效率，但它把“偏振控制”这个原本藏在模块外壳里的内部问题，直接摊开成了系统级问题。你不可能要求客户机房里的光纤始终绕得规规矩矩，也不可能要求受力状态永远不变。所以，SiP偏振补偿器不是“要不要加”的问题，而是“加在哪个位置、用什么架构、怎么把损耗压到最低”的问题。
这篇内容面向的是在光通信行业里做CPO光引擎设计、硅光芯片集成、光模块测试验证的同行，也适合刚接触外部激光源方案、想搞明白偏振补偿器工作原理的技术工程师。我会把几个关键的设计约束、实现原理、工艺取舍和实测方法都拆开讲，内容偏工程实操，可以直接用于项目预研和方案选型。
1.1 硅光芯片是“偏振苛刻户”，根因在波导结构
硅光平台的折射率对比度极高，SOI（Silicon-on-Insulator）波导的芯层和包层折射率相差接近2，光场被死死地约束在几百纳米的硅脊里。这种强约束带来一个直接后果：TE和TM模式的有效折射率差非常大，任何偏振串扰或者偏振旋转，都会让光在波导里的存在形态发生剧烈变化。
打个比方，普通单模光纤对偏振相对宽容，因为它的折射率差小，两个偏振模的有效折射率基本接近，所以偏振旋转后光照样在纤芯里走。硅波导则像一条很窄的沟渠，TE模式是“水顺着沟流”，TM模式是“水要爬上沟壁”，一旦沟渠方向和水流方向对不上，一部分能量就直接溢出到衬底里去了。这个溢出就是偏振相关损耗（PDL）和偏振相关串扰的来源。
在CPO场景里，外部激光源发出的是保偏光，理论上沿光纤链路到光引擎之前应该还是线偏的，但机械应力和温度变化会让保偏光纤尾纤出现应力扰动，或者连接器端面贴装偏移引入额外偏振旋转。更麻烦的是，很多ELS方案里光引擎和激光器之间走的是标准单模跳线，不是保偏光纤，那偏振态就完全是自由漂移的。
所以偏振补偿器的职责很明确：把进入硅光调制器之前的偏振态重新拉回TE方向，并保持稳定。它不负责放大光信号，也不负责调制，只做一件事——偏振对齐。
1.2 补偿器在CPO链路里的准确位置
在典型CPO光引擎里，ELS光纤进来之后先进入一个光纤阵列（FAU）或者透镜耦合单元，然后光进到硅光芯片上的边缘耦合器或者光栅耦合器。光栅耦合器对偏振敏感度尤其高，因为它的耦合效率本身就是偏振选择的，TE入射角对应最高效率，TM入射直接掉好几个dB。边缘耦合器略宽松一点，但接下去的分路器、MZI（马赫-曾德尔调制器）也都是偏振相关结构。
偏振补偿器可以放在几个位置：
片外位置：在ELS到光引擎之间的光纤段上介入，用自由空间光学或光纤型偏振控制器做补偿。好处是调试方便、不影响芯片工艺，坏处是体积大、增加光缆盘绕，对CPO这种高密度集成场景不友好。
片上位置：在硅光芯片的解理面耦合区之后、无源分路之前，集成一段可调偏振旋转结构。好处是结构紧凑、不需要额外光纤接头、可以在封装和测试阶段统一校准，坏处是设计难度大，工艺容差上的挑战多。
封装内位置：在光引擎外壳内部、FAU之后增加一块微型偏振补偿组件，类似一个小型化的波片加旋转机构。这种方案目前主要用在早期样机上，量产层面慢慢都在向片上集成靠拢。
我接触的项目里，片上偏振补偿器是大方向，原因是CPO本身追求的就是“把光链路做短、做集成”，再加一个独立光机件就有点倒退的意思了。而且硅光工艺本身就支持做热光相移器，利用热光效应改变波导的双折射状态，实现可控的偏振旋转，这恰好可以和SiP工艺合并，不用额外工序。
2. 超低损耗与紧凑尺寸：不是两个目标，是一道做减法题
标题里这两个词——超低损耗、紧凑型——乍一看好像只是性能参数，真做起来你会发现它们互相打架。损耗要低，意味着光路尽量短、结构尽量简单、相移器尽量少；尺寸要小，同样逼着你减少电路面积、减少热隔离槽空间。可偏振补偿又必须提供足够的调谐范围和精度。所以设计本质上是在做一道减法题：在“足够用”的调谐能力和“尽量小”的占用体积之间找平衡。
2.1 先从链路预算反推补偿器的损耗余量
CPO链路的链路预算通常抓得很紧。以单通道100Gbps、单波长工作为例，光模块发射功率典型值大约+3dBm，接收端灵敏度和链路损耗要留20~30dB的余量。但这里面分摊极细：ELS到光引擎的光纤损耗、耦合损耗、片内分路损耗、调制器插损、探测器耦合损耗，每一项都被PDK拿捏得死死的。
偏振补偿器如果引入0.5dB以上的插损，对于高端方案来说可以接受，但如果到1dB，项目负责人就会皱眉。因为补偿器往往串在光链路主径上，不像监控探测器那样只取1%的光，它全光路过，插损是实打实加在系统头尾的。实测下来，片上偏振补偿器设计目标普遍被压在0.3~0.5dB插损以内，PDL要低于0.1dB，能反复调谐且不引入额外反射。
要达成这个指标，结构上必须尽量少用干涉型器件。拿MZI结构做偏振旋转，两个干涉臂的损耗、分束器的附加损耗会直接叠加，我很不推荐在一级补偿里就上全MZI。更合理的做法是直接用非对称定向耦合器或者模式转换器实现偏振旋转，再用热光移相器做微调。
2.2 紧凑尺寸的工程含义：压着的不是面积，是热串扰和工艺良率
说“紧凑型”，不要天真地以为只是把版图面积画小点。片上偏振补偿器一般要放在耦合区后方、调制器阵列之前的很小一块区域内，通常预算不超过1mm×2mm。这个区域内部还要布出热光移相器的电极、隔离槽、监控光电探测器，外围还要躲开相邻通道的光波导。
面积一紧张，最直接的后果是热串扰。热光移相器本质上是利用“加热改变折射率”的原理来实现相位/偏振调谐的，它工作时发热量不小。如果旁边紧挨着无源波导或者另一个通道的调制区，热量会通过衬底横向扩散，造成周边器件的参数漂移。所以很多设计里要加浅沟槽隔离（Shallow Trench Isolation）甚至深沟槽，来把热场圈在移相器周围。可隔离槽本身又要占面积、又要刻蚀、还可能引入应力变化，应力一变，双折射就变，补偿器的初始工作点也跟着变。
这里有个经验值：热光移相器的加热效率大约是每毫瓦电功率可以产生一个微米级别的等效相位偏移变化，但对偏振补偿来说，不需要大范围相位调谐，只需要让偏振旋转角在一定范围内平滑可调就够了，因此热光功耗可以控制在几十毫瓦以内。我一般设计目标是全调谐范围不超过40mW，稳态工作点尽量靠近低功耗区，这样既能控住热串扰，又方便后续封装散热设计。
2.3 材料体系抉择：全刻蚀、浅刻蚀与氮化硅搭档
偏振补偿器的实现方案里，材料工艺直接决定“超低损耗”能不能落地。
全刻蚀条波导：双折射强，TE/TM有效折射率差大，偏振旋转效率高，但侧壁粗糙度引起的散射损耗也高，通常波导传输损耗在2~3dB/cm量级。补偿器长度如果只要几百微米，这个损耗还可以接受。
浅刻蚀脊波导：损耗低，双折射相对弱一些，偏振旋转需要更长的相互作用长度来实现等效半波片效果。好处是工艺成熟、PDK里常见，坏处是设计长度变长，占用面积增加。
氮化硅（SiN）辅助层：现在很多CPO芯片方案会在SOI上层再沉积一层氮化硅，用来做低损耗无源波导和耦合器。偏振补偿器如果可以和氮化硅层搭着做，利用氮化硅+硅的混合波导结构，可以显著降低损耗，同时利用两层之间的折射率差引入设计自由度。缺点是多一次沉积和CMP工序，工艺成本上升。
我的实际感受是，选择哪种波导结构，不能只看损耗仿真。SOI晶圆出厂时顶层硅厚度有±5nm的公差，这个公差直接作用于双折射强度。如果补偿器设计得太“锐利”——比如对波导宽度变化异常敏感——那流片回来每一片芯片的工作点都不同，测试和补偿调试会很痛苦。所以更稳妥的做法是，在PDK允许的范围内选择对工艺偏差相对不敏感的波导宽度，然后留出足够的热光调谐余量来吸收工艺波动。
3. 偏振补偿的实现原理与三种主流方案对比
前面讲了那么多约束条件，说到底还是要落到具体怎么实现偏振补偿。偏振控制这个领域在光纤通信里其实有很长的研究历史，当年长距离相干通信就靠光学的偏振控制器在接收端追SOP（偏振态）。CPO里的偏振补偿器，可以看作把这个概念往小型化、片上化方向做了一次移植。
3.1 光纤型偏振控制器：可以沿用，但别指望量产
第一种方案是用光纤型偏振控制器，比如挤压光纤式的机械偏振控制器，或者基于磁光晶体的偏振旋转器，串在ELS和光引擎之间。实验室测试阶段，这套方案非常灵活，用手拧一拧就能找到最佳偏振方向，调试链路特别好用。我在早期测试阶段就靠它帮我们验证了链路指标是否达标。
但它作为量产方案的问题很明显：体积大、需要人工或电动调节、可靠性一般、多通道扩展几乎不可能。CPO光引擎往往同时处理几十甚至上百个通道，光纤根数一大堆，不可能给每根都配一个光纤型偏振控制器。这类方案只能当开发和测试辅助工具，绝不能作为产品级方案。
3.2 片上热光偏振旋转器：当前SiP主流的实现路径
片上方案的基本思路是利用热光效应改变波导的应力或温度场分布，进而改变双折射状态，产生可控的偏振旋转。说得更直白一点：光在波导里传播时，TE和TM是两类不同的本征模。如果我在波导两边放不对称的加热器，人为制造一个不对称的温度梯度，会改变局部折射率分布，使波导的光轴发生偏转，原本的TE偏振光就会被拆解出一部分TM分量，形成连续的偏振演化。
为了得到可调的偏振旋转角，常见结构是一个类似“可变波片”的干涉型结构。目前比较主流的一个方案是：先用一个3dB分束器把光分成两路，一路经过一个能产生90度相位延迟的区段，另一路经过一个偏振模式转换区段，然后再合束，通过热光移相器调节两路之间的相位差，实现输出偏振态的任意调节。这个结构本质上是一个紧凑的“偏振控制器”，在片上占用的面积可以控制在1mm×2mm以内。
但这里我要提个醒：干涉型结构对工艺条件和温度梯度极其敏感，且相位调节和偏振转换机制之间存在耦合，容易调了相位又改变了偏振旋转量。所以在实际设计里，我们通常会把补偿器设计成多级级联，每一级只负责一个方向（比如先粗调SOP，再精调），而不是追求单级全范围覆盖。步子小一点，调试就顺一点。
3.3 闭环自适应补偿：DSP和监控PD配合的自动校准
偏振补偿器不能开环工作。原因很简单，偏振漂移是动态的、不可预测的，温度变化和光纤受力会持续让SOP随机游走，开环补偿只能管住一个时刻、一个状态，做不到持续稳定。所以工程上一定要做闭环。
系统流程大致是：耦合区后放一个监控探测器，分一小部分光出来检测当前偏振状态（通常通过偏振分束后的功率比值判断偏振方向）；这个信号送给控制电路，控制电路根据算法调整热光移相器的加热功率，使偏振方向收敛到目标值；调制器正常工作期间，这个环路可以低频巡检（比如每秒钟刷新一到两次），兼顾功耗和响应速度。
实现时有两个容易踩坑的地方。第一，监控PD探测到的功率比不直接等于偏振角，因为分束器的偏振相关特性和探测器响应都会有误差，建议在设计阶段把监控链路的偏振响应也做个标定；第二，控制回路的增益不要太大，否则热光移相器会因为响应延迟而出现振荡，我在项目里见过反复“过冲—回调”的功率波动，那其实就是环路过冲。
4. 从设计到流片：工艺参数、版图布局与热管理
方案定下来之后，真正考验功夫的是怎么把图上那个“偏振补偿器”做成一块实际可用的硅光芯片。这部分的细节太多了，我挑几条最影响结果的讲。
4.1 脊波导宽度与刻蚀深度：双折射的“旋钮”
偏振补偿器性能很大程度取决于波导的双折射系数，而这个系数主要由波导截面尺寸决定。假设SOI顶层硅厚度220nm，刻蚀深度按130nm做浅刻蚀脊波导，波导宽度从500nm调整到600nm，双折射也会有可感的变化。体感最明显的就是：同一个补偿器结构，仿真里宽度做520nm效果最好，流片回来因为工艺波动实际宽度变成540nm，补偿范围就会偏移一大截。所以我在设计时一般会刻意选取“双折射—宽度”曲线上斜率比较平缓的区域，用牺牲一点最大调节速度来换取全工艺角内的稳定性。
刻蚀深度同样关键。深沟槽隔离和波导刻蚀是同一道光刻和刻蚀工序的一部分，如果刻蚀深度误差超过±10%，不仅波导损耗变明显，偏振转换效率也会打折。我的经验是，在Mask设计文件里要把波导刻蚀区和隔离槽刻蚀区分开层次，尽量要求同一个刻蚀步骤里完成，减少套刻偏差的影响。
4.2 热光移相器的功耗—调谐效率权衡
热光移相器的调谐效率取决于加热器到波导的传热路径。密集布局下，最好是把加热器直接做在波导正上方，中间隔一层很薄的SiO2覆盖层（大概几十纳米），传热效率最高。缺点是制造时对覆盖层厚度均匀性要求高，减薄到一定程度后又会增加金属吸收损耗。实际设计里，我们会选择300~500nm的覆盖层厚度，兼顾效率和损耗，只做专门的热光调谐区域。
功耗方面的实际数据显示，一个标准的热光移相器要做到2π相位调谐大约需要30~50mW，但对偏振补偿器来说，通常不需要2π的相位旋转范围，往往只需要半波片等效的π相位差，因此整颗补偿器正常工作时的功耗可以控制在20~30mW以内。多通道情况下，这个功耗依然可观，特别是如果CPO芯片同时有几十个通道都在跑补偿，单芯片总功耗可能会冲到0.5W以上。这就逼着你做更聪明的热管理策略，比如分时复用加热——每个通道只在纠偏的瞬间加热，纠完就降温保持，平均功耗能砍掉一半以上。
4.3 版图位置：贴着耦合区放，但别忘了隔离槽
片上偏振补偿器的版图位置，直接影响整个光引擎的性能。最理想的位置是紧贴着光栅耦合器或边缘耦合器的输出端。原因很简单：偏振问题在耦合那一刻就被“放大”了，越早补偿，后面各级无源器件看到的光就越接近理想TE模，链路整体性能越好。
但这种贴放也带来另一个麻烦：光栅耦合器的光纤贴装区和偏振补偿器的热光区离得近，光纤端面经过UV胶水固化后，胶水收缩应力会传导到硅光芯片衬底上，影响补偿器工作点。所以设计时我会在这片区域周围专门加一圈应力释放槽，把封装应力从补偿器区域隔离开。这圈槽同时还能起到一部分热隔离的作用，一举两得。
5. 实测方法与调试验证：没有PDL测试架就别谈优化
偏振补偿器的设计做得再好，最后都要过测试这一关。偏振相关损耗（PDL）是衡量补偿效果最直接的指标，它反映的是在所有输入偏振态下，器件的插损波动范围。目标一般是补偿之后链路PDL低于0.1dB。
5.1 搭建PDL测试bench的最小配置
一套基本的PDL测试系统并不复杂：可调激光器（TLS）、偏振扰偏器、被测器件（DUT）、光功率计，再加一台控制计算机。测试时，TLS发出线偏光，偏振扰偏器以较快的速度在邦加球上扫出均匀分布的偏振态，功率计同步记录插损变化，最后统计最大和最小插损之差，就是PDL。
偏振扰偏器可以选挤压光纤式或LiNbO3电光式的。前者成本低、插入损耗小，但扫速慢，适合静态PDL测试；后者扫速快，可以模拟动态偏振漂移，适合验证闭环补偿响应。如果只是测静态PDL，挤压光纤式就够了；如果想测闭环追踪速度，那电光式更合适。测试时要注意一点：测试光纤和DUT内部的残余双折射会影响测量精度，建议测试前先空测一遍系统的本底PDL，如果本底都大于0.1dB，测出来的结果说明不了问题。
5.2 SOP追踪速度与系统抖动的匹配
偏振补偿器闭环响应速度是一个很实际的指标。CPO场景里偏振漂移主要来自温度慢变和机柜振动，频谱上以低频成分居多，所以秒钟级响应就足够。但如果未来ELS和光引擎之间用的是多芯带状光纤，并且交换机风扇一直开着，振动频率可能高一些，那补偿环路至少要做到几十毫秒级别的响应。
实测时我会做一个“扰动注入测试”：在光链路上串一个可编程偏振扰偏器，让它输出一个阶梯变化的偏振态，同时观察补偿器输出端功率稳定下来的时间。如果稳定时间超过100ms，说明控制环路带宽太窄，需要加大控制增益或者提高采样率。但采样率提上去了，电路中引入的噪声也会变大，需要结合ΔΣ调制之类的低噪声驱动方式来做平衡。
还有一处容易被忽略：热光移相器的响应时间一般在百微秒级到毫秒级，并不慢，但热光区的热惯性会导致温度曲线有滞回。补偿完一次之后，如果控制环路过冲，回到原位的光功率往往要花几次刷新周期才真正稳定。所以我们在固件里会加一个死区判定——当PDL监控值低于设定阈值时，停止继续调节，让温度场自然稳定。这虽然是个小细节，对系统稳定性却很关键。
6. 集成控制与系统级注意事项：做进CPO之后的一堆杂碎问题
偏振补偿器不是孤立的一个光器件，它嵌入CPO系统里之后，还要和交换芯片、激光器管理系统、甚至云管理平台一起配合才算真正落地。这个阶段的问题虽然不是光学问题，但处理不好一样会让方案翻车。
6.1 开机初始校准与FAU贴装的配合
CPO光引擎在出厂测试时要做“端面位置校准”——FAU位置做六轴微调，使得耦合效率最高。这个校准过程是偏振敏感的，因为FAU和芯片对位时，光纤里的光本来就是自由偏振的。如果端面校准结果好但偏振方向偏了，测试人员往往会错误地“微调”光纤头来寻找功率峰值，调完偏振是变好了，但位置又偏了，两者互相耦合，调试过程很痛苦。
我的建议是出厂流程里把校准分两步：第一次粗校，直接看总功率，把FAU位置调到大致最高点；然后打开片上偏振补偿器，让它自动找最佳偏振工作点；最后再微调一次FAU位置。三步走完，效率和偏振都兼顾了。这个流程听起来简单，但在量产线上可以少浪费大量调试时间。
6.2 温度漂移与长期老化的补偿策略
CPO系统运行起来后，芯片表面的热点分布会随负载变化而改变，交换芯片的功耗变化直接影响底下硅光芯片的温度场。偏振补偿器的热光区初始工作点会随着环境温度漂移，所以控制软件不能只在出厂时校准一次，而是要持续运行。我和固件团队定的策略是每30秒做一次低频巡检，对比监控PD的读数，累计偏差超过阈值才触发一次纠偏动作，避免频繁加热导致寿命和功耗问题。
长期可靠性方面，热光移相器的加热电极一般用钛钨合金，在长期高温和电流应力下存在迁移和性能漂移风险，尤其要注意电流密度不要迈过设计红线。我们做过1000小时高温工作老化测试，补偿器最明显的劣化指标不是插损，而是初始工作点的偏移，偏移量大概在数度偏振角以内，补一个泵灯式的定期校准就能纠正回来。
6.3 量产筛选指标体系
量产阶段，偏振补偿器的筛选指标不能只看常温PDL。我的建议清单包括：常温插损、常温PDL、调谐范围覆盖百分比（通过断言测试验证热光区能否把输入SOP拉回目标偏振角）、以及125°C热应力后的PDL漂移量。其中调谐范围覆盖百分比这一项最容易被遗漏，它在良率筛选里特别重要，能直接筛掉工艺波动导致补偿范围不足的芯片。
实测的时候，我会额外加一道“极端输入态测试”——把输入端设成圆偏振和正交偏振，确认补偿器在这种极端情况下也能拉到目标偏振范围。有些片子在常规输入态下表现不错，圆偏振输入就原形毕露，说明偏振转换效率不够或者相位分区设计有盲区，这种片子混进量产里面后期必然出问题。
最后再分享一个个人体会：偏振补偿这件事，设计上有无数个选择，但真正决定成败的往往是“你肯不肯在调试阶段多花时间”。我们第一次把闭环跑通时，单纯调固件参数就花了三周，中途一度以为是光路设计有问题，后来发现只是控制回路的收敛参数没有适配热光区的热惯性。如果你也在做类似的方案，不要急着怀疑光学设计，先把手上的控制环路调稳了再说。这个领域就是这样，光、电、热、软件搅在一起，看着复杂，但拆开看每一环其实都有清晰的物理逻辑，只是需要多一些耐心去梳理。
