MIPI LP TX 这个说法，第一次听到的人多半会愣一下——MIPI 我熟，CSI、DSI、DPHY 这些词天天见，但 LP TX 是什么？是某个新出的协议变种，还是某个芯片厂商的私有叫法？其实都不是。LP 是 Low-Power 的缩写，TX 是 Transmit 的缩写，合起来就是"低功耗发送模式"。它不是什么独立的协议栈，而是 MIPI D-PHY 物理层里一个极其关键、却又经常被工程师忽略的工作状态。你调 MIPI 屏的时候遇到过花屏、没信号、初始化失败，十有八九问题就出在 LP 模式的收发时序上，只是你当时没往这个方向想。
我做了十来年嵌入式底层和显示接口调试，从早期的 RGB 并口屏一路做到现在的 MIPI DSI、CSI-2，FPGA 实现 MIPI 也踩过不少坑。LP TX 这个概念之所以值得单独拎出来讲，是因为它横跨了物理层电气特性、协议状态机、时序参数计算和实际调试手段四个层面，任何一个层面理解不到位，都会在项目里以"玄学问题"的形式冒出来。这篇内容适合正在调 MIPI 屏的嵌入式工程师、做 FPGA MIPI 收发逻辑的开发者，以及需要理解 D-PHY 底层行为以便定位问题的硬件工程师。我会从 LP 模式的本质讲起，把电气原理、状态机、时序计算、实测排查这几个维度全部拆开，尽量让你看完之后能直接上手定位问题，而不是继续靠"换根排线试试"来碰运气。
1. LP TX 到底在 D-PHY 里扮演什么角色
1.1 从 HS 和 LP 的双模结构说起
MIPI D-PHY 的物理层设计有一个非常核心的思想：同一条差分线上，既要跑高速数据，又要跑低速控制信号。这个设计不是拍脑袋想出来的，而是为了解决移动设备里一个很现实的矛盾——屏幕分辨率越来越高，数据量越来越大，需要高速传输；但设备又要省电，待机和低刷新场景下不能一直维持高速链路的功耗。于是 D-PHY 定义了两套完全不同的工作模式：HS（High-Speed）模式和 LP（Low-Power）模式。
HS 模式下，差分对工作在低摆幅、低共模的差分信号状态，速率可以做到每 lane 几百 Mbps 到几 Gbps，典型摆幅只有 100mV 到 300mV 左右，共模电压大约 200mV。这种小摆幅是为了降低功耗和提升翻转速度，但对噪声敏感，所以只能在短距离、阻抗受控的 PCB 上跑。LP 模式则完全相反，它把差分对的两根线当成两根独立的单端信号来用，摆幅是完整的 0 到 1.2V（具体电压取决于 PHY 的供电标准），速率很低，通常只有十几 Mbps 甚至更低，但胜在功耗极低、抗干扰能力强、状态明确。
这里有个很多人一开始会搞混的点：LP 模式不是"降速版的 HS"，它是另一套电气规范。HS 是差分小信号，LP 是单端大信号。你在示波器上看 HS 波形和 LP 波形，完全是两个样子。理解这一点，后面所有关于 LP TX 的时序和电平问题就都好解释了。
1.2 LP TX 在协议流程中的位置
LP TX 不是一个孤立的状态，它嵌入在整个 D-PHY 的状态机里。一次典型的 MIPI 传输，流程大致是这样的：链路上电后处于 LP-11 状态（两根线都是高电平），然后主机发起请求，经过 LP-01、LP-00 的握手序列进入 HS 模式发送高速数据，数据发完再回到 LP 模式，最后回到 LP-11。整个过程中，LP TX 承担的是"控制通道"的角色——它负责发送进入 HS 的请求序列（也就是常说的 HS Entry 序列）、发送低速命令、以及在 HS 传输结束后把链路拉回空闲状态。
换句话说，HS 负责搬数据，LP 负责指挥交通。没有 LP TX，HS 根本进不去，因为进入 HS 的那套握手时序（LP-11 → LP-01 → LP-00 → HS-0 → HS-Sync）全部是在 LP 模式下完成的。很多工程师调屏时发现"HS 数据看起来没问题但屏就是不亮"，最后查出来是 LP 握手序列的时序不满足规范，就是这个原因。
1.3 为什么 LP TX 容易出问题
LP TX 出问题，根源在于它的时序要求非常严格，而且这些要求是"硬性"的——不满足就是通信失败，没有中间地带。D-PHY 规范里对 LP 模式的各种时间参数都有明确定义，比如进入 HS 之前的 LP-00 持续时间、HS Entry 序列里各个状态的保持时间、LP 状态之间的转换时间等等。这些参数的单位通常是纳秒级，而且和你的时钟频率、PHY 配置、PCB 走线都相关。
更麻烦的是，LP TX 的问题往往不会以"直接报错"的形式出现。它可能表现为屏幕偶尔花屏、初始化成功率低、高温下不稳定、换一批屏就出问题等等。这些现象很容易被误判为信号完整性问题或者屏本身的质量问题，导致排查方向跑偏。我在实际项目里见过太多这样的情况：工程师花了两周调 HS 信号的眼图，最后发现是 LP 握手时序差了十几纳秒。
2. LP 模式的电气本质与信号状态编码
2.1 单端大信号与差分小信号的本质区别
要真正理解 LP TX，必须先把 LP 模式的电气本质搞清楚。前面提到 LP 是单端大信号，具体来说，D-PHY 的每一条 lane 由两根线组成，通常叫 Dp 和 Dn。在 HS 模式下，这两根线构成一个差分对，信号是它们之间的电压差。但在 LP 模式下，Dp 和 Dn 各自独立地被驱动到高电平或低电平，接收端分别读取这两根线的状态，组合出四种可能的逻辑状态。
这四种状态是 LP 模式的基础，分别是：
| 状态名称 | Dp 电平 | Dn 电平 | 含义 |
|---|---|---|---|
| LP-00 | 低 | 低 | 桥接状态，用于 HS 进入序列 |
| LP-01 | 低 | 高 | 控制状态之一 |
| LP-10 | 高 | 低 | 控制状态之一 |
| LP-11 | 高 | 高 | 空闲状态（Stop State） |
这四种状态的组合和转换，构成了 LP 模式下的全部通信。注意这里的高低电平是相对于 PHY 的供电和阈值而言的，典型 LP 高电平在 1.2V 左右，低电平接近 0V，阈值通常在 0.6V 到 0.8V 之间。具体的电平标准要看你的 PHY 是符合 D-PHY 1.0、1.1 还是 1.2 规范，不同版本对 LP 电平的要求略有差异。
2.2 四种 LP 状态的转换规则
LP 状态之间的转换不是随便来的，D-PHY 规范定义了明确的状态转换图。核心规则是：每次状态转换只能改变一根线的电平。也就是说，从 LP-11 出发，你只能转到 LP-01 或 LP-10，不能直接跳到 LP-00。这个规则的意义在于保证状态转换的可预测性和抗干扰性——如果两根线同时翻转，接收端可能采到中间态，导致误判。
从 LP-11 到 LP-00 的标准路径是：LP-11 → LP-01 → LP-00，或者 LP-11 → LP-10 → LP-00。这两条路径分别对应不同的用途。进入 HS 传输时，通常走 LP-11 → LP-01 → LP-00 这条路，然后在 LP-00 状态保持一段时间后发起 HS Entry。这个"保持一段时间"就是著名的 TLPX 参数，规范里对它有最小值要求，目的是让接收端有足够时间识别到 LP-00 状态。
我在 FPGA 实现 MIPI 的时候，最开始就是在这里栽了跟头。当时用状态机生成 LP 序列，为了"提高效率"把 LP-00 的保持时间设得很短，结果屏的初始化成功率只有一半左右。后来对着规范一查，TLPX 的最小值是 50ns，我实际只给了 20ns 左右，接收端根本来不及识别。把时间加上去之后，成功率立刻变成 100%。这个教训告诉我，LP 时序参数不是"差不多就行"，而是有硬性下限的。
2.3 LP 电平的驱动能力与终端匹配
LP 模式的驱动和 HS 模式还有一个重要区别：LP 模式下，发送端的驱动能力要求不同，而且通常需要终端匹配。在 HS 模式下，差分对的终端匹配是 100 欧姆（两根线各 50 欧姆到共模点）。但在 LP 模式下，由于是单端信号，终端匹配的方式会变化，有些 PHY 会在 LP 模式下切换终端电阻配置。
这一点在 PCB 设计时特别容易出问题。如果你的 PCB 上 HS 和 LP 的终端匹配没有处理好，可能会出现 LP 电平达不到规范要求的情况。比如 LP 高电平应该到 1.2V，但因为驱动能力不足或者漏电流，实际只到 1.0V，接收端就可能判为无效电平。这种问题在示波器上量一下就能看出来，但如果你只盯着 HS 眼图看，永远发现不了。
提示：调试 LP 问题时，一定要用示波器的高阻探头直接量 Dp 和 Dn 对地的单端波形，不要用差分探头。差分探头会把 LP 的单端信息抵消掉，你看到的就是一团噪声。
3. HS Entry 序列：LP TX 最关键的实战环节
3.1 HS Entry 的完整时序拆解
HS Entry 序列是 LP TX 最核心的应用场景，也是实际项目里最容易出问题的地方。完整的 HS Entry 序列从 LP-11 开始，经过一系列状态转换，最终进入 HS 传输。这个过程涉及多个时间参数，每个参数都有规范定义的最小值和最大值。
标准的 HS Entry 序列是这样的：链路处于 LP-11 空闲状态，主机准备发送 HS 数据时，先把 Dp 拉低进入 LP-01，然后把 Dn 也拉低进入 LP-00，在 LP-00 保持 TLPX 时间，然后驱动进入 HS-0 状态（此时差分对进入 HS 电气模式，输出差分低电平），再发送 HS-Sync 序列（通常是 0x0000 0001 的同步码），之后就是正式的 HS 数据。
这里面有几个关键参数需要特别注意。TLPX 是 LP-00 的保持时间，规范要求最小值 50ns。THS-PREPARE 是从 LP-00 切换到 HS-0 的准备时间，这个时间要足够让发送端和接收端都完成电气模式的切换。THS-ZERO 是 HS-0 状态的持续时间，也有最小值要求。这些参数如果设置不当，接收端就无法正确识别 HS Entry，链路就进不了 HS 模式。
3.2 时序参数的计算方法
这些时序参数不是随便设的，它们和你的时钟频率、PHY 的时钟分频配置直接相关。以 FPGA 实现为例，假设你的 PHY 参考时钟是 200MHz，那么一个时钟周期就是 5ns。如果你要生成 50ns 的 TLPX，就需要数 10 个时钟周期。但实际实现时不能刚好卡在最小值上，要留足够的余量。
我的经验是，所有 LP 时序参数都按规范最小值的 1.5 到 2 倍来设置。比如 TLPX 最小值 50ns，我通常设 80ns 到 100ns。这样做的好处是给接收端留出充足的识别时间，同时也不会因为时间太长而影响整体传输效率。LP 阶段的时间在整个传输里占比很小，多花几十纳秒对吞吐量的影响可以忽略不计，但换来的是稳定性的大幅提升。
具体计算时，你需要先确定 PHY 的工作时钟，然后根据时钟周期数来配置各个计数器。下面是一个典型的参数配置示例：
| 参数 | 规范最小值 | 推荐设置值 | 对应时钟周期数（200MHz） |
|---|---|---|---|
| TLPX | 50ns | 100ns | 20 |
| THS-PREPARE | 40ns + 4×UI | 80ns | 16 |
| THS-ZERO | 105ns + 6×UI | 160ns | 32 |
| THS-TRAIL | 60ns + 4×UI | 100ns | 20 |
注意 THS-PREPARE、THS-ZERO、THS-TRAIL 这几个参数里都包含 UI（Unit Interval）项，UI 是 HS 传输的位周期，和 HS 速率相关。比如 HS 速率是 1Gbps，UI 就是 1ns。所以这些参数的实际值会随 HS 速率变化，配置时要根据你的实际速率重新计算。
3.3 实测中 HS Entry 失败的典型表现
HS Entry 失败在实际项目里的表现非常多样，我整理了几种最常见的现象和对应的可能原因：
第一种是屏完全没反应，初始化命令发下去没有任何回应。这种情况通常是 LP 握手序列根本没被识别，可能是 TLPX 太短，也可能是 LP 电平不对。用示波器量 LP 波形，看状态转换是否干净、电平是否达标。
第二种是初始化偶尔成功偶尔失败，成功率不稳定。这种多半是时序余量不足，处于临界状态。温度变化、电压波动、器件批次差异都会导致成功率波动。解决办法是把时序余量加大。
第三种是能进 HS 但数据错误率高，表现为花屏或者图像撕裂。这种情况 LP 握手可能没问题，但 HS Entry 的 THS-PREPARE 或 THS-ZERO 设置不当，导致 HS 起始阶段不稳定。需要结合 HS 眼图一起分析。
第四种是特定分辨率或特定刷新率下才出问题。这种往往和 HS 速率变化有关，因为 UI 变了，依赖 UI 的时序参数没有跟着调整。检查你的参数配置是否随速率动态更新。
4. 不同平台下 LP TX 的实现差异
4.1 FPGA 实现 MIPI 时的 LP TX 逻辑
用 FPGA 实现 MIPI 收发，LP TX 的逻辑需要自己写，这是和专用 PHY 芯片最大的区别。FPGA 的 IO 通常不直接支持 MIPI 的 HS 差分电平，所以一般需要外接 MIPI PHY 芯片，或者用 FPGA 的高速收发器配合电平转换。LP 模式相对好办一些，因为 LP 是单端大信号，FPGA 的普通 IO 在电平匹配的情况下可以直接驱动。
在 FPGA 里实现 LP TX，核心是一个状态机，负责生成 LP-11、LP-01、LP-00 这些状态以及它们之间的转换。状态机的时钟通常用 PHY 的参考时钟，状态保持时间用计数器控制。这里有个坑：FPGA 的 IO 翻转速度和你的逻辑时序有关，如果你的状态机时钟太快，LP 状态的保持时间可能因为逻辑延迟而不准确。建议 LP 状态机用一个相对慢的时钟（比如 50MHz 到 100MHz），这样每个时钟周期对应 10ns 到 20ns，计数精度足够，逻辑也稳定。
另外，FPGA 驱动 LP 信号时要注意 IO 标准的配置。LP 高电平通常是 1.2V，你需要把 IO bank 的电压设成 1.2V，或者用 level shifter。如果 IO 电压不对，LP 电平就不达标，接收端识别不了。我见过有人用 3.3V 的 IO 直接驱动 MIPI LP 线，结果把接收端打坏了，这个一定要注意。
4.2 专用 PHY 芯片的 LP TX 配置
如果你用的是专用 MIPI PHY 芯片，比如常见的 D-PHY 收发器，LP TX 的时序通常由芯片内部寄存器配置。芯片厂商会提供配置工具或者寄存器手册，你需要根据你的应用场景设置各个时序参数。这种情况下，LP TX 的电气特性由芯片保证，你主要关注的是时序参数的配置。
配置专用 PHY 时，有几个寄存器组需要特别注意：LP 时序配置寄存器、HS Entry 时序寄存器、以及 LP 到 HS 的切换控制寄存器。有些 PHY 芯片还支持自动 LP 模式管理，你只需要告诉它"我要发 HS 数据了"，芯片自己完成 LP 握手序列。这种自动化程度高的芯片用起来省心，但出问题时排查难度也大，因为你不知道它内部到底怎么做的。我的建议是，如果芯片支持手动配置，尽量手动配置关键时序参数，这样出问题时有据可查。
4.3 SoC 平台上的 LP TX 行为
像 RK3588 这类集成 MIPI 控制器的 SoC，LP TX 的行为由 SoC 内部的 D-PHY 和控制器共同决定。你在设备树或者驱动里配置的时序参数，最终会写到控制器的寄存器里，由硬件自动生成 LP 序列。这种情况下，你能控制的主要是时序参数和 lane 配置，底层的状态机行为是固定的。
SoC 平台调 LP TX，最常见的问题是设备树里的时序参数和实际屏不匹配。不同厂商的屏对 LP 时序的要求可能有细微差异，如果设备树里用的是通用配置，可能在某些屏上就不稳定。解决办法是根据屏的规格书，逐项核对时序参数，必要时在驱动里做针对性调整。另外，SoC 的 MIPI 控制器通常有调试寄存器，可以读出当前链路状态，排查问题时很有用。
5. LP TX 相关问题的排查链路
5.1 从现象到根因的排查思路
LP TX 相关问题的排查，最忌讳的就是一上来就乱改参数。正确的做法是先确认现象，再定位是 LP 问题还是 HS 问题，最后才是具体参数调整。我总结了一套排查链路，按这个顺序走，基本能覆盖大部分情况。
第一步，确认链路是否进入了 LP-11 空闲状态。用示波器量 Dp 和 Dn，看是否都是高电平。如果不是，说明链路根本没起来，问题在更底层，可能是供电、复位或者时钟。
第二步，抓取初始化阶段的 LP 波形，看状态转换是否正常。重点看 LP-11 → LP-01 → LP-00 的转换是否干净，有没有毛刺或者中间态。如果波形不干净，可能是驱动能力或者走线问题。
第三步，测量 LP-00 的保持时间，和规范最小值对比。如果小于 50ns，基本可以确定是 TLPX 不足。这时候调整时序参数，加大保持时间。
第四步，如果 LP 握手看起来正常但 HS 进不去，检查 HS Entry 序列的各个时间参数。重点看 THS-PREPARE 和 THS-ZERO 是否满足要求。
第五步，如果 HS 能进去但数据错误，问题可能不在 LP 而在 HS 信号完整性，需要查眼图、阻抗、终端匹配。
5.2 示波器抓 LP 波形的实操要点
抓 LP 波形有几个实操要点，不注意的话抓出来的波形没法用。首先是探头选择，必须用高阻单端探头，分别量 Dp 和 Dn 对地。差分探头会把 LP 信息抵消掉，不能用。其次是触发设置，LP 序列是低频信号，触发要用边沿触发，触发电平设在 LP 高低电平的中间值，比如 0.6V。时基设置要能覆盖整个 LP 序列，通常几十微秒到几百微秒的窗口比较合适。
抓波形的时候，最好同时抓 Dp 和 Dn 两路，这样能直接看出四种状态的组合。如果示波器通道不够，至少抓一路，通过状态转换的时间点来推断另一路。另外，LP 信号的上升下降时间也是重要信息，如果边沿太缓，可能是驱动能力不足或者负载电容太大，这会影响状态识别的准确性。
注意：LP 信号的测量一定要在接收端附近测，不要在发送端测。发送端波形好看不代表接收端收到的波形好看，走线上的衰减和反射都会影响 LP 信号质量。
5.3 常见问题与解决方案对照
为了让你排查时有个快速参考，我把 LP TX 相关的常见问题和解决方案整理成表：
| 现象 | 可能原因 | 排查方法 | 解决方案 |
|---|---|---|---|
| 屏完全无反应 | LP 握手未识别 | 量 LP 波形，看状态转换 | 加大 TLPX，检查 LP 电平 |
| 初始化成功率低 | 时序余量不足 | 多次抓波形对比 | 所有 LP 时序参数加大 1.5 倍 |
| 高温下不稳定 | 时序临界 | 高温环境下测试 | 进一步加大时序余量 |
| 换屏就出问题 | 屏间差异 | 对比不同屏的规格书 | 按最严格的屏配置参数 |
| HS 进不去 | HS Entry 时序错 | 量 THS-PREPARE 等参数 | 按规范重新计算配置 |
| 花屏但能显示 | HS 信号完整性 | 查 HS 眼图 | 检查阻抗和终端匹配 |
这张表里的解决方案都是方向性的，具体数值需要根据你的实际情况调整。核心思路是：LP 时序宁可慢一点，不要卡在临界值上。
6. LP TX 调试中的经验与避坑要点
6.1 时序余量永远比理论值重要
这是我做了这么多年最深的体会。理论上，你按照规范最小值配置时序，链路应该能工作。但实际上，规范最小值是"保证能工作的下限"，不是"推荐值"。你的 PCB 有走线延迟，你的器件有批次差异，你的工作环境有温度变化，这些因素都会吃掉你的时序余量。如果你刚好卡在最小值上，任何一个因素波动都可能导致失败。
我的做法是，所有 LP 时序参数都按规范最小值的 1.5 到 2 倍配置。这个余量看起来浪费，但换来的是稳定性。LP 阶段的时间在整个传输里占比很小，多花这点时间对性能几乎没有影响。我做过测算，即使把所有 LP 时序参数都加倍，整体传输效率的下降也不到 1%。用 1% 的效率换 100% 的稳定性，这笔账怎么算都划算。
6.2 不要忽略 LP 电平的直流特性
很多工程师调 LP 问题时只关注时序，忽略了电平的直流特性。LP 电平如果不达标，时序再对也没用。LP 高电平通常要求达到 1.2V 的 90% 以上，也就是至少 1.08V。如果你的驱动能力不足，或者线上有漏电流，实际电平可能只有 1.0V 甚至更低，接收端就可能判为无效。
检查 LP 电平，要在最坏情况下测——最高温、最低供电电压、最长的走线。如果这些条件下电平仍然达标，那才放心。如果临界，就要考虑加强驱动或者优化走线。有些 PHY 芯片支持 LP 驱动能力配置，可以适当调高驱动强度。
6.3 不同屏的 LP 时序差异要提前确认
不同厂商、不同型号的 MIPI 屏，对 LP 时序的要求可能有差异。有些屏对 TLPX 要求特别严格，有些屏对 HS Entry 的时序更敏感。如果你做的产品要适配多种屏，一定要提前确认每种屏的时序要求，按最严格的那个来配置。
我遇到过一个项目，用的屏规格书里写的 TLPX 最小值是 50ns，但实际测试发现要 80ns 以上才稳定。后来联系屏厂，对方承认规格书写的是理论值，实际推荐值更高。这个经历告诉我，规格书只能作为参考，实际调试时要以实测稳定为准。如果条件允许，多测几批屏，取最坏情况来配置。
6.4 保留调试接口和日志
LP TX 的问题往往不是一次性能解决的，可能需要反复调试。所以在设计阶段就要预留调试手段，比如把 MIPI 的 Dp、Dn 信号引出测试点，方便随时接示波器。软件层面，把 LP 时序参数做成可配置的，出问题时可以快速调整验证，不用重新编译烧录。
另外，建议在驱动里加一些链路状态的日志输出，比如记录每次初始化的结果、HS Entry 的成功率等。这些日志在排查偶发问题时非常有用，能帮你判断问题是随机的还是有规律的。我有个项目就是靠日志发现初始化失败集中在特定温度区间，最后定位到是时序余量在高温下不够。
LP TX 这个东西，说复杂也复杂，涉及电气、时序、协议多个层面；说简单也简单，核心就是"把 LP 握手序列的时序做足余量，把 LP 电平做达标"。大部分 LP 相关的问题，归根结底都是这两件事没做好。我在实际项目里踩过的坑，绝大多数都是因为一开始想省时间，把参数卡在临界值上，结果后面花更多时间去排查。所以如果你正在调 MIPI，我的建议是：LP 时序参数直接按规范最小值的两倍来配，先把链路跑稳，再考虑优化。稳定压倒一切，这句话在 MIPI 调试里尤其适用。
