ZYNQ 7020 和 7045 这两颗片子，在圈子里被问到的频率高得离谱。但凡做过几个 ZYNQ 项目的人，手里大概率都摸过 7020；而一旦项目里塞进了图像处理、多路高速采集或者复杂协议栈，7045 就会开始出现在选型表上。问题在于，很多人是从 7020 的板子起步的，代码跑通了、逻辑验证了，等到要换 7045 或者反过来把 7045 上的工程往 7020 上搬的时候，才发现事情没那么简单——资源对不上、约束要重写、DDR 配置不一样、甚至连烧写 Flash 的方式都得重新捋一遍。
这篇东西就是冲着这个场景来的。我会把 7020 和 7045 在资源、封装、DDR 控制器、时钟、XADC 这些关键维度上的差异摊开讲清楚，然后重点聊项目迁移时最容易踩的坑，包括 PL 逻辑资源溢出、PS 端外设配置差异、DDR 参数重算、Flash 固化流程变化，以及裸机 USB、DMA 这类外设方案在两颗片子上的实际表现。不管你是正在做选型，还是手里有个工程要从一颗片子搬到另一颗，这里的内容应该都能帮你少走点弯路。
1. 先搞清楚 7020 和 7045 到底差在哪
选型这件事，最怕的就是只看逻辑单元数量。7020 和 7045 的差距远不止 LUT 数量，它们在 DSP 切片、Block RAM、PS 端 DDR 控制器支持、封装选项上都有实打实的区别。如果只盯着一个数字做决定，后面大概率要返工。
1.1 从 PL 侧资源看两颗片子的定位差异
7020 属于 ZYNQ-7000 系列里的中低端型号，PL 侧的逻辑资源大概在 85K 逻辑单元这个量级，DSP 切片数量在 220 个左右，Block RAM 大约 4.9Mb。这个配置应付一般的接口转换、中低速数据采集、简单图像预处理是够用的。我见过不少项目用 7020 做多路串口扩展、CAN 总线网关、低速 AD 采集，跑得都很稳。
7045 就完全是另一个量级了。它的逻辑单元数量直接跳到 350K 左右，DSP 切片超过 900 个，Block RAM 接近 19Mb。这个资源量意味着你可以同时在 PL 里塞进多个图像处理流水线、FFT 引擎、高速接口控制器，而不用太担心布局布线跑不动。实际项目里，7045 更多出现在机器视觉、雷达信号处理、多通道高速采集这类场景。
这里有个容易被忽略的点：DSP 切片的差距比逻辑单元的差距更影响算法实现。7020 的 220 个 DSP 在做定点滤波、矩阵运算时，稍微复杂一点的算法就会把 DSP 用满，然后综合工具开始用 LUT 搭乘法器，时序立刻恶化。7045 的 900 多个 DSP 给了你很大的余量，很多在 7020 上需要精打细算的算法，在 7045 上可以直接展开并行处理。
| 资源项 | 7020 量级 | 7045 量级 | 实际影响 |
|---|---|---|---|
| 逻辑单元 | 约 85K | 约 350K | 决定复杂逻辑能否塞下 |
| DSP 切片 | 约 220 | 约 900+ | 影响算法并行度和时序 |
| Block RAM | 约 4.9Mb | 约 19Mb | 决定片上缓存深度 |
| PS 端 DDR 支持 | DDR3/DDR3L/LPDDR2 | DDR3/DDR3L/LPDDR2 | 控制器配置需重算 |
1.2 PS 端差异：DDR 控制器和封装选项
PS 端这边，7020 和 7045 都集成了双核 Cortex-A9，主频范围也接近，但 DDR 控制器的支持细节和封装选项会影响你的硬件设计。7020 常见的封装是 CLG400 和 CLG484，引脚数量相对有限，能引出的 PL 侧 IO 和 PS 端外设接口数量都受封装限制。7045 常见的是 FFG900 和 FFG1156 这类大封装，IO 数量和高速收发器通道数都上了一个台阶。
DDR 控制器方面，两颗片子都支持 DDR3、DDR3L、LPDDR2，但实际能跑到什么频率、支持多大的容量，跟封装和速度等级强相关。7020 在 CLG400 封装下，DDR 引脚数量有限，通常只能接单颗 16 位或 32 位 DDR 颗粒，容量做到 512MB 到 1GB 比较常见。7045 在 FFG900 封装下可以接多颗 DDR 颗粒组成更宽的位宽，容量做到 2GB 甚至 4GB 都不稀奇。
这个差异直接影响到项目迁移。如果你在 7045 上用的是 64 位 DDR 接口、2GB 容量，搬到 7020 上就必须重新设计 DDR 部分，包括颗粒选型、PCB 走线、控制器参数。这不是改几行代码能解决的事情，硬件得动刀。
1.3 什么时候 7020 够用，什么时候必须上 7045
判断标准其实不复杂。如果你的项目满足下面这些条件，7020 大概率够用：PL 逻辑资源占用在 60% 以下、DSP 使用不超过 150 个、Block RAM 占用不超过 70%、没有多路高速接口同时工作的需求、算法以控制流和低速数据搬运为主。
反过来，如果出现下面任何一种情况，就该认真考虑 7045 了：综合报告里 LUT 占用超过 80%、DSP 被用满导致时序违例、需要同时跑多个图像处理通道、要做实时 FFT 或卷积运算、Block RAM 不够用需要外挂存储、需要多个高速收发器通道。
我个人的经验是，选型时留 30% 以上的资源余量。很多项目在实验室跑通的时候资源占用看着还行，一旦加上调试逻辑、在线逻辑分析仪、后期功能扩展，资源立刻紧张。7020 上尤其明显，因为它的基数本来就小，多占几个百分点就是几千个 LUT。
2. 项目迁移时最先撞上的资源墙
从 7045 往 7020 迁移，或者反过来，第一道坎永远是资源。综合工具不会跟你客气，LUT 不够就是不够，DSP 超了就是超了。这一章我把迁移过程中最常见的资源问题拆开讲，包括怎么评估差距、怎么裁剪逻辑、怎么处理时序恶化。
2.1 综合报告里的数字怎么看才不被误导
很多人看综合报告只看最后那个百分比，这其实很容易误判。Vivado 的综合报告里，LUT、寄存器、DSP、Block RAM 的占用率是分开列的，但真正决定能不能布下去的是布局布线后的结果，不是综合后的估算。综合阶段的资源估算往往偏乐观，特别是当你的逻辑里有大量条件分支和宽位宽运算时，布局布线后资源会涨。
我的做法是，迁移前先在目标器件上跑一次完整的综合加实现，看实现后的资源报告。如果 LUT 占用超过 75%、DSP 超过 80%、Block RAM 超过 85%，就要开始考虑裁剪或者换方案了。另外要特别关注Control Set 的数量，这个指标在 7020 这种小器件上很容易成为瓶颈，过多的时钟使能和复位信号组合会导致布局困难。
还有一个坑是IO 资源。7020 的 CLG400 封装可用 IO 数量比 7045 的 FFG900 少很多，如果你在 7045 上用了大量 PL 侧 IO 接外设，搬到 7020 上很可能引脚不够用。迁移前一定要把 IO 需求列清楚，包括差分对、时钟输入、专用 IO 这些。
2.2 逻辑裁剪的优先级和实操手法
资源不够的时候，裁剪是有优先级的。我的顺序是：先砍调试逻辑，再优化算法实现，最后才动功能模块。
调试逻辑是最容易砍的。ILA（集成逻辑分析仪）在调试阶段很方便，但它占用的 Block RAM 和 LUT 在 7020 上可能是压垮骆驼的最后一根稻草。迁移到 7020 时，我通常会把 ILA 深度从 1024 降到 256，或者干脆改成用 PS 端通过 AXI 读寄存器的方式做轻量调试。
算法实现优化方面，把并行展开改成时分复用是最有效的手段。比如你在 7045 上可能同时例化了 8 个乘法器并行计算，搬到 7020 上可以改成 2 个乘法器分时复用，代价是吞吐率下降，但资源占用大幅减少。这个取舍要看项目对实时性的要求，如果数据率不高，时分复用完全可行。
功能模块的裁剪要慎重。如果某个功能在 7020 上实在塞不下，可以考虑把它挪到 PS 端用软件实现，或者降低处理精度。比如图像处理里的滤波，PL 端做全并行实现资源不够，可以改成 PS 端用 NEON 指令做，虽然慢一些但能跑起来。
2.3 时序恶化：迁移后最隐蔽的问题
资源问题看得见，时序问题往往更隐蔽。从 7045 搬到 7020，即使资源勉强够用，时序也可能突然变差。原因有几个：7020 的器件速度等级通常比 7045 低，同样的逻辑在 7020 上跑不到原来的频率；资源占用率高之后，布局布线工具的可操作空间变小，走线变长，时序余量被吃掉。
我遇到过一个典型案例：一个在 7045 上跑 200MHz 的图像处理流水线，搬到 7020 后同样的代码只能跑到 150MHz，而且时序报告里全是建立时间违例。解决办法是把流水线级数增加，把长组合逻辑路径打断，同时在关键路径上插入寄存器。迁移后一定要重新跑时序分析，不要假设原来的约束还能满足。
另外，7020 的时钟资源也比 7045 少。如果你的设计里用了很多不同的时钟域，7020 的 BUFG 和 MMCM 数量可能不够。迁移前要统计时钟域数量，必要时合并时钟域或者改用时钟使能的方式做跨时钟处理。
3. DDR 配置与 Flash 固化：迁移中最容易翻车的环节
资源和时序问题至少还能通过综合报告提前发现，DDR 配置和 Flash 固化的问题往往要等到板子回来、上电跑起来才暴露。这一章专门讲这两个环节在 7020 和 7045 之间迁移时的注意事项。
3.1 DDR 控制器参数不能照搬
7020 和 7045 的 PS 端 DDR 控制器虽然都是硬核，但支持的 DDR 颗粒类型、时序参数范围、容量上限不一样。你在 7045 的 Vivado 工程里配好的 DDR 参数，直接搬到 7020 的工程里，轻则跑不到标称频率，重则根本起不来。
迁移时 DDR 配置必须重新做。步骤是这样的：先确认目标板子上实际焊接的 DDR 颗粒型号，查它的数据手册拿到时序参数，然后在 Vivado 的 PS 配置界面里重新填。关键参数包括 tRCD、tRP、tRAS、CL 这些，填错了会导致读写不稳定。如果用的是 Vivado 自带的 DDR 配置向导，它可以根据颗粒型号自动生成参数，但生成后一定要用 Memory Test 跑一遍验证，不要直接信任默认值。
还有一个容易忽略的点是DDR 位宽和容量。7020 常见的是 16 位或 32 位 DDR 接口，7045 可能是 64 位。位宽不同，控制器的配置寄存器就不一样。如果你在 7045 上用的是 64 位 2GB，搬到 7020 上只有 32 位 1GB，地址映射和容量寄存器都要改。这个在 Vivado 的 PS 配置里改起来不难，但改完必须重新验证。
3.2 JTAG 固化 Flash 时 DDR 到底要不要用
这个问题在热词里被反复提到：“zynq 7020 使用 jtag 固化 flash 时必须使用 ddr 吗”。答案是：取决于你的固化方式和 FSBL 配置。
ZYNQ 的启动流程是 BootROM 先跑，然后加载 FSBL，FSBL 再去配置 DDR、加载 bitstream 和应用程序。如果你用 JTAG 直接下载 bitstream 到 PL 然后跑程序，DDR 不是必须的，程序可以跑在 OCM 上。但如果你要把程序固化到 QSPI Flash 里，让板子脱机启动，那 FSBL 通常需要初始化 DDR，因为应用程序和 bitstream 可能比较大，OCM 装不下。
具体来说，7020 的 OCM 只有 256KB，一个稍微大点的应用程序加上 bitstream 很容易超过这个容量。所以固化到 Flash 时，FSBL 里一般都会包含 DDR 初始化代码，启动时先把 DDR 配好，再把应用程序搬到 DDR 里运行。如果你在 FSBL 里把 DDR 初始化去掉了，固化后大概率起不来。
7045 也是同样的逻辑，但它的 OCM 容量一样是 256KB，而应用程序往往更大，所以对 DDR 的依赖更强。迁移时如果 FSBL 是从 7045 工程里拿过来的，DDR 配置部分必须按 7020 的硬件重新生成，不能直接用。
3.3 Flash 固化流程的实操差异
7020 和 7045 在 Flash 固化流程上大体一致，都是生成 BOOT.bin 然后烧到 QSPI Flash。但有几个细节在迁移时要注意。
第一是FSBL 的编译。FSBL 工程是跟硬件平台绑定的，硬件平台变了，FSBL 必须重新编译。不能拿 7045 的 FSBL 直接烧到 7020 上，DDR 配置和时钟配置都不一样。
第二是BOOT.bin 的组成。BOOT.bin 通常包含 FSBL、bitstream、应用程序三部分。迁移时这三部分都要重新生成。特别是 bitstream，它是跟具体器件绑定的，7020 和 7045 的 bitstream 完全不通用。
第三是QSPI Flash 的型号和容量。7020 的板子常用 16MB 或 32MB 的 QSPI Flash，7045 的板子可能用更大的。如果你的 BOOT.bin 超过了 Flash 容量，固化就会失败。迁移前算一下 BOOT.bin 的大小，确保目标板子的 Flash 装得下。
提示：固化前先用 JTAG 把 BOOT.bin 下载到 DDR 里跑一遍，确认能正常启动再烧 Flash。这样即使有问题也不用反复擦写 Flash，省时间。
4. 外设方案在两颗片子上的实际表现
除了逻辑资源和 DDR，外设方案也是迁移时要重点关注的。热词里提到的裸机 USB、DMA、XADC 这些，在 7020 和 7045 上的支持情况有差异，方案选型时要心里有数。
4.1 裸机 USB 通信方案的可行性
ZYNQ 的 PS 端集成了 USB 控制器，支持 USB 2.0 Host 和 Device 模式。在裸机环境下做 USB 通信，7020 和 7045 的硬件控制器是一样的，差异主要在软件配置和性能表现上。
裸机 USB 通信通常有两种方案：一种是直接用 Xilinx 提供的 USB 驱动库，另一种是基于 libusb 在 Host 端做通信。PS 端跑裸机程序配置 USB 控制器为 Device 模式，Host 端用 libusb 写上位机程序。这个方案在 7020 和 7045 上都能跑，但7020 的 PS 端主频和 DDR 带宽相对低一些，USB 传输的实际吞吐率会受影响。
如果你在 7045 上跑 USB 传输能到 30MB/s，搬到 7020 上可能只有 20MB/s 左右。这个差异在数据量大的场景下要提前评估。另外，裸机 USB 的中断处理和缓冲区管理在 7020 上要更小心，因为 CPU 主频低，中断响应不及时容易丢包。
4.2 DMA 方案的选择与迁移注意
ZYNQ 里的 DMA 有好几种：PS 端的 DMA 控制器（Central DMA）、PL 端的 AXI DMA、还有 AXI VDMA 用于视频流。7020 和 7045 都支持这些 DMA，但PL 端 DMA 的资源占用在 7020 上要精打细算。
AXI DMA 在 7045 上占用的 LUT 和 Block RAM 可能不算什么，但在 7020 上就是一笔不小的开销。如果迁移时资源紧张，可以考虑用 PS 端的 Central DMA 替代 PL 端的 AXI DMA，把数据搬运的工作交给 PS 端做。代价是 PS 端 CPU 要参与搬运，但省下了 PL 资源。
VDMA 在视频处理项目里很常用。7020 上跑 VDMA 做 1080p 视频流是可行的，但如果你在 7045 上同时跑多路 VDMA，搬到 7020 上就要减少路数或者降低分辨率。VDMA 占用的 Block RAM 在 7020 上比较敏感，迁移前算清楚。
4.3 XADC 功能的使用差异
7045 的 XADC 功能在热词里被提到，这里说一下。ZYNQ 的 XADC 是 PL 端的一个硬核，用于监测芯片温度和电压，也可以接外部模拟输入。7020 和 7045 都有 XADC，功能基本一致，但7045 的 XADC 在某些封装下支持更多的外部模拟输入通道。
如果你的项目用 XADC 做外部模拟采集，迁移时要确认目标封装下 XADC 的可用通道数。7020 的 CLG400 封装下，XADC 的模拟输入引脚可能被其他功能复用，能用的通道有限。7045 的大封装下通道更多。这个在硬件设计阶段就要确认，板子做出来再改就麻烦了。
5. 迁移实操：从 7045 工程搬到 7020 的完整流程
前面讲的都是分项的知识点，这一章我把它们串起来，给一个从 7045 工程迁移到 7020 的完整操作流程。这个流程反过来用也基本适用，只是方向不同。
5.1 迁移前的评估清单
动手改工程之前，先把下面这些信息收集齐：
- 目标器件型号和封装（比如 XC7Z020-CLG400-2）
- 目标板子的 DDR 颗粒型号、位宽、容量
- 目标板子的 QSPI Flash 型号和容量
- 目标板子的时钟源频率
- 目标板子的外设接口清单（网口、USB、SD 卡等）
- 原工程的资源占用报告（实现后）
- 原工程的时序报告（WNS、WHS）
- 原工程的时钟域列表
这些信息齐了之后，先做一次纸面评估：资源占用能不能塞进 7020、时序能不能满足、DDR 配置差异有多大、外设接口是否都能对上。纸面评估过不了，就不用往下走了，直接换方案。
5.2 工程迁移的分步操作
评估通过后，按下面的步骤操作：
新建 Vivado 工程，选目标器件。不要在原工程上直接改器件型号，那样容易残留旧配置。新建工程，把源文件、约束文件、IP 核都加进来。
重新配置 PS 端。打开 PS 配置界面，按目标板子的硬件重新设置 DDR 参数、时钟频率、外设接口。这一步是迁移的核心，不能偷懒。
重新生成 IP 核。所有跟器件相关的 IP 核（比如 DDR 控制器、PCIe、高速收发器）都要重新生成。AXI 互联、DMA 这些通用 IP 一般不用改，但生成时也要选目标器件。
调整约束文件。引脚约束要按目标板子的原理图重新写。时序约束里的时钟频率要按目标器件的能力调整，7020 跑不到的频率要降下来。
综合、实现、看报告。跑完整流程，看资源占用和时序。资源超了就按前面讲的方法裁剪，时序违例就优化关键路径。
生成 bitstream 和 FSBL。bitstream 生成后，用 SDK 或 Vitis 重新编译 FSBL，确保 DDR 配置跟硬件一致。
上板验证。先用 JTAG 下载 bitstream 和程序，跑 Memory Test 验证 DDR，跑外设测试验证接口。都通过后再固化 Flash。
5.3 迁移后必做的验证项
迁移完成后，下面这些验证项一个都不能少：
- DDR 读写测试：用 Memory Test 跑全容量读写，确认没有位翻转
- 时钟测试：用示波器或者 ILA 确认各时钟频率正确
- 外设回环测试：网口、USB、串口、SD 卡逐个测
- 长时间稳定性测试：跑几个小时，看有没有偶发错误
- 温度测试：满负荷跑，看芯片温度是否在范围内
我见过太多项目迁移后功能都正常，但跑几个小时就死机，最后查出来是 DDR 时序参数偏紧或者电源纹波问题。稳定性测试不能省，尤其是工业场景的项目。
6. 几个容易被忽略的细节和我的实操心得
最后这一章不讲大流程，专门聊几个在实际迁移中容易被忽略、但影响不小的细节。这些都是我在项目里踩过坑之后总结出来的。
6.1 时钟资源的分配要提前规划
7020 的 MMCM 和 PLL 数量比 7045 少，BUFG 也少。迁移时如果原工程用了很多时钟域，7020 可能不够用。我的做法是，迁移前先把所有时钟域列出来，能合并的合并，能用时钟使能替代的就替代。特别是那些低频的、只用于慢速外设的时钟，完全可以用主时钟加分频使能来做，省下一个 BUFG。
另外，7020 的时钟输入引脚是固定的，不能随便分配。迁移时如果原工程的时钟输入引脚在 7020 上不可用，就要改硬件或者用 PL 端的时钟资源做转换。这个在硬件设计阶段就要确认。
6.2 电源和散热不能按 7045 的经验来
7045 的功耗比 7020 大，但 7020 的封装小、散热面积小，单位面积的功耗密度可能更高。迁移到 7020 后，如果 PL 资源占用率高、时钟频率也不低，芯片发热可能比预期严重。特别是 CLG400 这种小封装，散热是个问题。
我的经验是，7020 的板子设计时电源要留足余量，散热片该加就加。如果项目在密闭环境里跑，更要关注温度。XADC 可以实时监测芯片温度，迁移后把温度监测用起来，设个报警阈值。
6.3 调试手段要提前准备
7020 的资源紧张，ILA 不能随便用。迁移后调试手段要提前规划：哪些信号需要看、用多深的 ILA、能不能用 PS 端读寄存器的方式替代。我的做法是，在 PL 里预留一组调试寄存器，把关键状态信号接到寄存器上，PS 端通过 AXI 读。这样不占 Block RAM，调试也够用。
如果确实需要用 ILA，把它放在资源占用低的区域，深度设小一点，触发条件设精确一点。调试完及时删掉，别留在最终版本里。
6.4 版本管理和文档记录
迁移过程中会有很多次修改，版本管理很重要。我的习惯是，每改一个关键配置就提交一次，提交信息写清楚改了什么、为什么改。特别是 DDR 参数、时钟配置、约束文件这些，改错了很难回溯。
另外，迁移过程中的所有决策都要记下来。比如为什么把某个模块从 PL 挪到 PS、为什么降低了某个时钟频率、为什么换了 DDR 颗粒。这些记录在后期维护和二次迁移时非常有用。
6.5 关于 7020 和 7045 选型的最终建议
如果你正在选型，我的建议是：先用 7020 做原型验证，资源不够再上 7045。7020 的板子便宜、资料多、上手快，大部分控制类和低速采集类项目都能搞定。等到项目确实需要更多 DSP、更多 Block RAM、更多高速接口时，再迁移到 7045。
反过来，如果你手里已经有 7045 的工程要往 7020 上搬，先做资源评估，别急着改代码。资源差距太大的话，改代码是徒劳的，不如重新设计。资源差距在可接受范围内，就按前面讲的流程一步步来，重点盯住 DDR 配置、时序和 Flash 固化这三个环节。
迁移这件事，说到底是对两颗片子理解深度的考验。你把它们的差异摸清楚了，迁移就是个体力活；摸不清楚，就是无底洞。希望这篇东西能帮你把差异摸清楚。
