做产品EMC测试最难受的，不是整改本身有多难，而是明明觉得设计没什么问题，却拿着辐射发射超标的报告单不知所措。我处理过一个工业控制板的整改项目，24V输入、5V/3A输出的DC-DC降压电路，送测EN55032 Class B标准，结果在垂直极化48MHz频点超了8.6dB，水平极化156MHz附近还压线超标2.3dB。这篇就把整个定位、分析、整改、复测的过程完整写出来，所有数据和操作都是我实测记录，可以直接拿去参考。
1. 案例背景与超标现象全景
1.1 产品形态与测试配置
这块控制板是给现场传感器供电用的，尺寸大概10cm x 8cm，核心功率部分是典型的同步降压拓扑：输入24V，输出5V/3A，开关频率350kHz。控制板上除了DC-DC，还有一颗MCU、几个运放和一个RS485通信芯片。整板单层走线为主，底层铺了地平面，但中间因为走线密集，地平面被分割得比较厉害。
送测的时候，辐射发射按照CISPR 32标准在3米法电波暗室里跑。测试配置是板子放在桌子上面0.8米高度，输入线缆从板子边缘引出到桌边的电源适配器，长约1.8米，输出端接了模拟负载电阻。这个配置是标准要求的标准配置，但线缆长度和走向本身就相当于两根天线，最容易出问题。
1.2 实测超标数据记录
第一次测试结果非常典型，表格记录如下：
| 测试项目 | 极化方式 | 超标频点 | 实测值 | 限值 | 超标量 |
|---|---|---|---|---|---|
| 辐射发射 | 垂直极化 | 48.2MHz | 48.6dBuV/m | 40dBuV/m | 8.6dB |
| 辐射发射 | 垂直极化 | 53.7MHz | 42.1dBuV/m | 40dBuV/m | 2.1dB |
| 辐射发射 | 水平极化 | 156.4MHz | 40.3dBuV/m | 38dBuV/m | 2.3dB |
48MHz这个频点特别明确，尖峰形状非常陡，一看就是某个周期信号的谐波分量。350kHz的开关频率要等到第137次谐波才到48MHz，这么高阶的谐波还有这么强的能量，说明开关节点的高频振铃是主要贡献源，而不是基波开关动作本身。53.7MHz和48MHz挨得很近，通常是同一个振铃主频的边带或者不同寄生参数路径上的谐振点。
当时频谱仪的扫描范围是30MHz到1GHz，在30MHz以下反而没有超标，说明低频段传导路径上的滤波和去耦还算正常，问题集中爆发在30MHz以上的辐射频段。这背后的物理意义很直白：低频噪声主要通过传导方式往外走，高频噪声则更容易通过空间辐射耦合出去，48MHz附近正是PCB寄生参数和线缆形成有效天线的敏感区间。
1.3 定位思路：三要素先分清
处理EMI问题，我的习惯是永远先理清楚“噪声源—耦合路径—天线”这三个要素，哪个不明确就先排除哪个。48MHz频点超标，噪声源大概率在DC-DC开关节点的高频振铃，耦合路径可能是近场空间耦合到输入线缆，也可能是通过地平面回流路径的共模电流直接灌进线缆。天线那一端，眼前这根1.8米的输入线缆就是最明显的辐射体。
48MHz的波长是6.25米，1.8米线缆对于这个频点来说还不到四分之一波长，但线缆作为单极天线加上桌面的地平面效应，实际的辐射效率完全可以把短短的谐波能量放大到超标程度。这也是为什么很多整改案例里，明明是板内噪声源的问题，最后都要在线缆上做文章。
2. 超标问题的定位与排查过程
2.1 近场探头扫描：把噪声源抓出来
进场排查第一步，我用近场探头配合频谱仪做板级定位。近场探头分磁场探头和电场探头两种：磁场探头是个小环，对电流环路敏感，适合测PCB上的走线和器件引脚；电场探头是短棒，对高阻抗电压节点敏感，适合测开关节点和连接线。
我先用直径2cm的磁场探头，从DC-DC功率部分开始扫。探头贴着电感、开关管、输入电容附近缓慢移动，频谱仪设置成峰值检波，RBW设为120kHz，Span从100kHz看到300MHz。在输入电容到开关管之间的走线上方，48MHz的响应幅度最高，比周边区域高出将近15dB。这说明在这个环路里，高频振铃电流的密度最大，环路本身正在作为一个环形天线往外辐射能量。
接着换成电场探头，在开关节点（SW节点）和电感上方扫。电场探头的响应同样在48MHz处突显。这里有个细节：磁场探头和电场探头同时指向同一个频点，说明噪声源是低阻抗环路电流和高阻抗电压节点共同作用的结果，既存在大di/dt环路，也存在高dv/dt节点，整改时两边都要顾及。
实际定位还要注意探头的姿态。磁场探头是方向性的，环平面必须尽量平行于被测走线所在的PCB平面，才能耦合到最大信号。电场探头则相反，探棒要垂直于被测点。我习惯在探头手柄上画一个方向标记，每次扫描保持箭头指向一致，这样不同点之间的幅度对比才有参考意义，否则数据波动会误导判断。
2.2 频谱仪参数设置与实测数据
排查阶段频谱仪的设置直接影响判断准确性，我用的是RS公司的频谱仪，但参数设置对所有品牌通用：
- 扫宽：从30MHz扫到300MHz就够了，第一次扫全频段用Peak检波快速摸底，然后收窄到关注区间
- RBW：120kHz是CISPR标准规定的带宽，但近场排查时我用100kHz到1MHz之间测试过，规律一致
- 检波方式：先用Peak，锁定频点后用Average做对比，如果Average和Peak差距超过6dB，说明噪声是脉冲性的而非连续波
- 衰减：设为10dB以上的手动衰减，防止近场强信号让频谱仪前级饱和产生假信号
48MHz处Average和Peak差了大约7dB，这是一个非常典型的脉冲振铃特征。开关管每次开关瞬间会产生一个约20ns的阻尼振荡，振荡频率就在47-49MHz附近，每次开关事件之间有一段静默期，频谱上表现出来的就是窄带谐波加底噪抬升。
有一种情况很容易被忽略：有些工程师用Span很宽的设置扫描近场时，发现整个频段底噪都很高，以为板子辐射很严重，实际上可能是探头离被测点太近，导致前置放大器饱和。正确的做法是探头先离板子5cm以上扫，确定没有大面积底噪，再慢慢靠近定位。近场探头的路数越细，越要控制“距离变量”，不然扫出来的不是场强分布，而是探头的距离敏感度曲线。
2.3 电流探头与共模电流判定
板级定位完成后，下一步要判断噪声是怎么跑出去的。我用电流探头卡在输入线缆上，分别在距离板端5cm、15cm、50cm的位置测量。电流探头本质上是一个高频电流互感器，可以直接测量导线上的共模电流。
实测结果如下：
| 探头位置 | 48MHz电流值 | 53.7MHz电流值 | 156MHz电流值 |
|---|---|---|---|
| 板端5cm | 22.8dBuA | 18.3dBuA | 略低于底噪 |
| 板端15cm | 21.5dBuA | 17.6dBuA | 略低于底噪 |
| 板端50cm | 15.2dBuA | 12.4dBuA | 略低于底噪 |
48MHz和53.7MHz的共模电流沿着线缆明显衰减，说明这两根频点的噪声是“从板内注入线缆，然后沿线缆向远端传播”的模式。156MHz的水平极化超标在电流探头上几乎看不到，这就说明156MHz的辐射更多来自PCB本体或者板内环路直接辐射，而不是线缆共模电流。不同频点的耦合路径是不同的，必须分开处理，不能指望一个磁环把两个问题一次解决。
这里给一个判断技巧：如果电流探头上测不到信号，但暗室却超标，那辐射源基本可以锁定为板内环路直接辐射，或者板上某根短走线、接口引脚充当了天线。如果电流探头信号很强且沿导线衰减平缓，那就要优先处理线缆路径，磁环、共模电感、滤波电容都会在这条路径上起作用。
3. 根因分析与整改方案设计
3.1 开关节点振铃：EMI总源头
Buck电路的结构大家都熟：高边MOSFET导通时电流从输入流经电感，关断时电感续流经低边MOSFET或二极管。这个过程中，SW节点（也就是高边MOSFET源极和电感相连的点）的电压在两个极端电平之间切换，高速的电压跳变本身就是一个强辐射源。
SW节点电压跳变的上升沿通常在5-10ns级别，350kHz下每秒钟有70万次这样的沿跳变，每一次跳变都会给电路中的寄生电容、寄生电感注入能量。实际测量SW节点波形时，会发现跳沿并不是干净的快速变化，而是叠着一个约48MHz的阻尼振铃，振幅可以达到3Vpp以上。
这个振铃的来源有两个：一是高边MOSFET的输出电容Coss和回路寄生电感Lloop形成的LC谐振，二是低边MOSFET体二极管反向恢复带来的瞬态电流冲击。电容和电感组成的谐振腔在每一次开关瞬间被激励，振铃能量就沿着所有可能的路径往外辐射。
具体到这块板上，SW节点通过一个过孔连到底层，走线长度约15mm，过孔和走线的寄生电感大概是10nH量级，MOSFET的Coss典型值在100pF到500pF之间。代入公式 f = 1/(2π√(LC)) 估算，15nH乘以200pF得到谐振频率大概在46-50MHz区间，和实测的48MHz完全吻合。这就从理论上验证了振铃主频的物理来源。
3.2 环路面积与寄生参数：辐射的天线条件
知道了噪声源是振铃电流，接下来看它怎么变成空间的辐射场。PCB上任何电流都走最小阻抗回路，高频电流在走线、过孔、平面之间形成一个闭合环路，这个环路就是一个天然的环形天线，辐射强度和环路的面积、电流变化率成正比。
这块板的DC-DC功率环路：输入电容的正极脚到高边MOSFET的漏极、高边MOSFET的源极到SW节点、SW节点到电感、电感回到输出电容、输出电容的地回到输入电容的负极。这个环路实际的几何面积估算是：长边18mm，短边12mm，面积约216平方毫米。在48MHz频点，这个面积对应的辐射效率已经相当可观，在近场探头扫描中看到的高响应区域正好和这个环路投影重合。
还有一种耦合路径经常被忽视，就是SW节点下方的地平面。SW节点在高频下是强电位扰动点，它和相邻地平面之间存在寄生电容，距离越近、面积越大，寄生电容越大。这个寄生电容会把SW节点的高频噪声直接“注入”到地平面里，变成整个PCB的共模噪声源。这块板SW走过孔到背面的位置，底下正好有一大片地铜，相当于一个耦合面积很大的平板电容，地平面被拖动后，噪声沿着I/O线缆、固定螺柱等路径泄放出去。
3.3 整改方案的优先级排序
基于上面的分析，整改方案的优先级非常清晰：
- 源头抑制：减小SW节点的振铃幅度和振铃频率，包括加大栅极电阻放慢开关速度、在SW节点加RC吸收电路
- 路径阻断：减小功率环路面积，优化PCB布局；在输入输出线上增加共模滤波
- 天线削弱：处理好线缆上的共模电流，增加共模电感；调整走线走向，避免噪声电流流经长走线
不要一上来就堆磁环、贴铜箔、换屏蔽罩，那些是治标的方法，加上去能压下来几分，但根源不解决，换个频点又冒出来。尤其要小心“滤波越加越多但噪声纹丝不动”的死循环，那种情况基本可以断定噪声根本不是从滤波路径走的，而是从地平面、结构件直接辐射出来，加再多滤波电容都是在错误路径上浪费时间。
4. PCB布局与滤波电路的落地整改
4.1 功率环路面积压缩：低成本大收益
布局整改的核心理念是让高频电流的回路“贴地走、短路走”。具体操作上，我把DC-DC功率部分的布局按“输入电容—高边MOSFET—低边MOSFET—电感—输出电容”的顺序重新排布，尽可能让这五个要素围成一个紧凑的闭环。
这块板原来输入电容放在板子边缘，离MOSFET有近20mm，整改后我把输入电容挪到MOSFET正上方，间距压到3mm以内。SW走线从原来的15mm缩短到6mm，走线宽度维持1.5mm以保证载流能力。输出电容紧挨电感放置。这样功率环路的面积从216平方毫米缩减到80平方毫米左右，缩小了将近三分之二。
环路面积缩小带来的好处是双重的：一方面环路本身的辐射效率降低了，环形天线的口径变小；另一方面，环路寄生电感也随面积一起减小，振铃频率会升高。48MHz的振铃如果升到60MHz以上，幅度会因阻尼而明显下降，而且这个频率偏离了原超标的频点，等于把能量推离了“雷区”。
一个关键的实测细节：整改后的板子重新测近场，SW节点附近的磁场探头响应在48MHz处直接掉了8dB，频谱仪上的振铃幅度也从3.2Vpp降到1.8Vpp。这说明环路面积和振铃幅度是强相关的，大面积环路不仅让辐射效率高，也让振铃更容易被激励。
4.2 开关节点RC吸收电路参数计算与实测
压缩环路的同时，我在SW节点对地之间加了一个RC吸收电路，由串联的电阻和电容组成。RC吸收的原理很简单：振铃的本质是LC谐振，给这个谐振回路并联一个电阻支路，把谐振能量转化为热量消耗掉，振铃的Q值就降下来了。
选参数的时候有个经验公式。先从SW节点波形上测出振铃频率f和阻抗特性，48MHz的振铃，吸收电容的取值通常在100pF到1nF之间。我用220pF作为起始值，吸收电阻的取值通过经验公式：R = 1/(2πfC) 来估算，代入f=48MHz、C=220pF，算出R约15Ω，实际取了常见的10Ω。
在波形上验证发现，10Ω+220pF的组合把振铃从3.2Vpp压到1.9Vpp，虽然还有残余振铃，但幅度已经不足以向空间辐射出超标的场强。有一点要提醒：吸收电阻选得太小会让开关损耗急剧上升，板子发烫；选得太大则吸收效果不明显。10Ω在350kHz开关频率下的损耗功率是 P = C×U²×f ≈ 220pF×24²×350kHz ≈ 0.44W，这个发热量还在可控范围内，但如果开关频率到1MHz以上，电阻功耗就会成倍增长，到时候要把吸收电阻的功率等级选大或者改用其他方案。
4.3 栅极电阻加大：开关速度与EMI的平衡
还有一个立竿见影的手段是加大高边MOSFET的栅极驱动电阻。栅极电阻控制的是开关管的导通和关断速度，开关速度越快，dv/dt和di/dt越大，振铃和瞬态冲击越剧烈。原来驱动电阻用的是4.7Ω，我换成10Ω后，SW节点的上升沿从8ns拉长到15ns左右，振铃主频的幅度明显下降。
但这一步必须谨慎操作，开关节点的快速切换直接关系到转换效率，开关速度变慢意味着开关损耗上升，尤其在重载情况下效率会掉1-2个百分点。这个项目中负载只有3A，效率损失可以接受，但如果做的是大电流电源，用这种方式就要算好账。另一个风险是开关速度变慢后，高边和低边MOSFET可能出现共通，也就是两个管子短暂同时导通，直接导致输入短路和严重的电流冲击，所以加大栅极电阻的同时必须检查死区时间是否足够。
实际调试时，我用示波器同时观察SW节点和电感电流波形，确认在栅极电阻加到10Ω后没有出现共通迹象，才把改动固定下来。
4.4 输入输出共模滤波电路设计
板内噪声源压下去之后，还要堵住线缆上那条共模电流的通路。输入端的滤波电路做了三处改动：
第一处在输入端加了一个共模电感，选的是1mH/0.5A的绕线磁环型，两个绕组同向绕制。共模电感对差模电流几乎没有阻抗，但对共模电流表现出高阻抗，正好把线缆上流过的共模噪声挡在板外。选择共模电感时要注意谐振频率，1mH的电感加上PCB和线缆之间的寄生电容，谐振点大概在几MHz到十几MHz，要确保48MHz处在电感阻抗曲线的下降段之外。
第二处是在输入端口增加了一对Y电容，从输入正极到地、输入负极到地各接一个1nF的高压陶瓷电容。Y电容的目的是给共模电流提供一个低阻抗的回流路径，让噪声电流尽可能在板内就近回流，而不是沿着线缆跑出去。Y电容的容值不能太大，尤其在设备有漏电流限制要求的场景里，1nF在工频下的漏电流只有微安级别，安全上没有问题，但如果是医疗设备或者要求超低漏电的场合，就需要换成更小的几百pF容量。
第三处是输入端原有的X电容，也就是跨接在输入正负极之间的差模电容，从原来的10uF电解旁边并联了一个100nF的高频陶瓷电容。差模噪声在低频段依靠大电解储能，高频段则要依靠这个100nF小电容来提供低阻抗路径，两者互补。
4.5 地平面完整性与开关节点下方开缝处理
PCB布局整改还有一个容易被忽视的点：SW节点下方的地平面处理。前面提到过SW节点和地平面之间存在寄生电容耦合，改板的时候，我把SW走线正下方的地层做了一个挖空处理，去掉了一块约8mm x 10mm的铜皮，让SW节点到地平面的寄生电容大幅减小。
这个操作听起来和“地平面越完整越好”的设计原则矛盾，但针对的是特定问题。完整地平面是保证信号回流路径连续的基础，但完整地平面同时也是一个高效的噪声耦合面。对于开关节点这种强dv/dt信号，让下方的地平面“远离”它，比保持地平面的完整更加重要。SW节点从表层走线直接跨过挖空区域，过孔在挖空区边缘附近，整个寄生电容从几十pF降到几pF的量级。
改进后测试，输入线缆上的共模电流在48MHz处从21dBuA降到11dBuA左右，这证明地平面挖空有效切断了“SW节点→地平面→线缆”这条耦合路径。但挖空不能乱挖，挖掉的地铜区域必须是高频噪声电流最集中的区域，而且不能切断关键信号的回流路径，否则会造成新的信号完整性问题。这个改动的原版有一版挖空位置偏了2mm，正好落在MCU的时钟走线回流路径上，结果是MCU附近的近场噪声反而涨了3dB，后来微调回正位置才恢复。
5. 复测结果与整改效果记录
5.1 实验室复测的逐项对比
整改完成后，带着改版后的板子回到暗室复测，结果如下：
| 测试项目 | 极化方式 | 频点 | 整改前 | 整改后 | 余量 |
|---|---|---|---|---|---|
| 辐射发射 | 垂直极化 | 48.2MHz | 48.6dBuV/m | 30.2dBuV/m | 9.8dB |
| 辐射发射 | 垂直极化 | 53.7MHz | 42.1dBuV/m | 29.5dBuV/m | 10.5dB |
| 辐射发射 | 水平极化 | 156.4MHz | 40.3dBuV/m | 28.8dBuV/m | 9.2dB |
48MHz频点降了将近18dB，这个幅度不是靠某一项改动单独实现的，而是源头抑制、路径阻断、天线削弱三层叠加的综合结果。156MHz的改善主要归功于环路面积压缩和地平面挖空，这两个改动直接削弱了板内环路的辐射能力。
复测时我特意做了Repeatability验证，也就是把板子重新固定一次、线缆重新走一遍路径，再测一遍数据。第一次EMI测试最怕的就是线缆位置、探头摆放的细微差异导致数据和真实性能脱节，复测两次的最大偏差在1.5dB以内，数据可信。
5.2 各项整改措施贡献度拆解
很多工程师拿到一个成功的整改方案，往往只记住了最终结果，却不知道哪一步起了决定性作用。我在整改过程中用了“加法策略”：每完成一项改动就做一次近场/传导复测，记录每步的贡献。
实测数据显示，各项改动的贡献大致是：
| 整改措施 | 48MHz近场改善 | 线缆共模电流改善 | 暗室辐射改善 |
|---|---|---|---|
| 环路面积压缩 | 8dB | 3dB | 约5dB |
| RC吸收电路 | 6dB | 4dB | 约4dB |
| 栅极电阻加大 | 4dB | 2dB | 约3dB |
| 共模电感和Y电容 | 0.5dB | 12dB | 约5dB |
| 地平面挖空 | 1dB | 8dB | 约4dB |
这套数据很清晰地说明了不同措施的作用域：环路压缩和RC吸收直接作用于噪声源，所以近场改善最大；共模电感和Y电容作用于线缆路径，所以线缆共模电流改善最明显；而暗室辐射是多个措施共同贡献的结果，因为它们分别切断了不同耦合路径。
5.3 对传导发射的连带影响
整改辐射发射的过程中，传导发射也在同一轮测试里被验证了。传导发射的限值频段是150kHz到30MHz，这块板在10MHz以下本来余量就在6dB左右，整改后在1MHz到5MHz频段因为共模电感的加入反而多出了3dB余量，到了15MHz附近因为Y电容和100nF陶瓷电容的高频去耦能力也有小幅改善。
有一个副产品值得注意：加了栅极电阻后，开关节点的电压尖峰略微升高，这是dv/dt放慢和振铃被吸收之后，电感电流换向时能量释放方式改变带来的现象，幅度大约升高了6V左右，在MOSFET的额定耐压范围内，没有可靠性风险。但如果MOSFET的耐压余量本来就不大，这一步就需要重新评估。
6. 实战中容易踩的坑与排查心得
6.1 调试过程的三个经典误区
这些年经手过的EMI整改项目里，反复出现的问题集中在下列三点。第一个误区是“只压数值不找路径”：有些工程师把频谱仪当万用表用，超标就去调大电容、加磁环，发现数值压下来就收工。但实际上可能只是把噪声从辐射通道赶进了传导通道，或者从垂直极化赶到了水平极化，暗室里哪个角度扫过就过关了，只是侥幸。正确做法是每次调整后都重新扫描近场分布，确认噪声确实是被“消化”了，而不是被打到另一个频点去了。
第二个误区是“迷信屏蔽而忽视源头”：屏蔽是最后的兜底手段，不是第一选择。如果噪声源直接灌进线缆，把板子整个罩起来也拦不住线缆这根天线，线缆照样往外辐射。真正的屏蔽要先保证板内和线缆的滤波有效，屏蔽才有效果。
第三个误区是“忽视散热的连锁反应”：加滤波、加吸收电路本质上都是在增加损耗、增加发热。RC吸收电阻和共模电感如果选小了，长时间运行会过热，轻则参数漂移，重则烧毁。做整改方案时必须从功率损耗的角度核算每一个新增元件的热应力，尤其在高频大电流的应用里，这个账必须算清楚。
6.2 近场测试数据的一致性问题
近场测试看起来门槛低，频谱仪加探头一接就能扫，但要做成可复现的工程数据，比暗室测试难得多。踏进这个坑之后，我给自己定了三条规矩：
第一，探头与被测点的距离要固定，最好用垫片或夹具控制，不能手拿着随便悬空。第二，频谱仪的检波方式、RBW、VBW、衰减值要固定并记录，不同参数下测出来的“绝对幅度”完全没有可比性。第三，扫描速度和扫描路径要标准化，比如始终保持1cm/s的速度，同样区域从左到右扫三次取最大值。
近场数据的作用不是给出绝对的场强数值，而是给出“哪里强、哪里弱、哪个频点有、那个频点没有”的对比信息。拿着没有标准化的近场数据直接推导暗室结果，中间隔着的变量太多了，最容易把整改方向带偏。
6.3 与实验室沟通的细节
和暗室测试工程师配合也有讲究。送测前要把板子的工作状态说清楚：输入用的是什么电源、负载是多大、线缆怎么走，这些因素直接影响测试数据的可比性。如果产品有多个工作模式，优先测最恶劣的那个模式，否则整改做完，换了一个工作模式又超标，等于白做。
还有一个细节是拍板记住暗室的转台和天线角度。3米法暗室的测试结果受天线高度和转台角度影响，同一个频点在不同扫描角度下读数可能差出5-6dB。不同实验室之间的环境差异客观存在，最靠谱的做法是指定同一个实验室做整改前后的对比，把实验室变量消除。
6.4 设计前期预防的经验总结
整改是一件后置救火的事情，有条件的话应该把EMI设计拉到原理图阶段就开始。这块控制板如果最初就做对三件事，大概率一次通过：一是功率环路从原理图摆件阶段就按最小环路面积排布，不要把输入电容放到板子边缘；二是SW节点的缓冲电路在设计阶段就预留位置，哪怕不贴件，也要留足PCB焊盘，方便调试阶段直接加元件；三是输入输出端口的共模滤波在原理图阶段就画进去，预留共模电感和Y电容的位置。
但现实项目里，EMC设计经常被压缩到“能过测试就行”的位置，这恰恰是隐患。EMI整改不是点石成金的魔法，也不是烧钱堆料的炫技，它是布局、滤波、屏蔽、阻抗控制这些基本功的排列组合。做得好的整改，每一个元件都有它的位置，每一分成本都有它的去处。
从这块板子的整改过程看下来，最深的体会是：定位比整改重要，路径比数值重要，前级预防比后级补救重要。48MHz的振铃不是靠加大电容压掉的，而是搞清楚它是谁产生的、从哪里出去的、靠什么辐射的，然后针对性地让能量在源头被消耗掉、在路径上被挡住、在天线上被削弱。如果下次你的板子也拿到一张辐射超标的报告，不妨从这三个角度依次问一遍，答案自然就出来了。
