前几天帮朋友收拾一块高精度称重采集板，供电轨用的是某颗标称噪声只有几微伏的可调节LDO，规格书曲线画得很漂亮，可实际接上18位ADC之后，末两位码值一直在跳，换成固定输出版本立刻安静下来。这件事让我又一次确认了一个老生常谈但总被忽略的事实：可调节LDO的输出噪声，大头往往不在芯片本身，而在你外接的那两个分压电阻和它们的连接方式上。围绕RC网络做降噪，是这类问题里投入产出比最高的手段之一，成本几毛钱，换来的是几微伏到几十微伏的噪声改善。
这篇内容我打算把RC网络降低可调节LDO输出噪声这件事彻底讲透：噪声究竟从哪几个口子冒出来、RC网络应该串在反馈回路的哪个位置、参数怎么算出来、仿真怎么验证、板子上怎么焊、仪器上怎么测才不会被自己的本底噪声骗到。适合正在做低噪声电源、精密模拟前端、音频或射频供电，以及被LDO噪声折磨过的硬件工程师看，也适合刚接触电源设计、想知道"为什么加了电容噪声反而变大"的朋友。里面涉及的计算我都会把数代进去，你可以直接照着改自己的参数。
1. 可调节LDO的输出噪声到底从哪来
1.1 三个噪声源：基准、误差放大器、分压网络
拆开一颗可调节LDO的内部框图，能往输出端贡献噪声的东西其实只有三样。第一样是内部基准电压源，通常是带隙基准，它的噪声密度典型值在几十到几百纳伏每根号赫兹之间，而且是低频1/f噪声占主导，转折频率常常落在1kHz到10kHz。第二样是误差放大器的输入等效噪声，好的LDO能做到十几纳伏每根号赫兹，差一点的几十纳伏。第三样，也是最容易被忽略的一样，就是你外接的那对反馈分压电阻的热噪声，它不受芯片厂商控制，完全取决于你选了多大的阻值。
关键在于，前两样噪声在芯片内部，按固定值往外走；第三样噪声在反馈网络上，会跟基准噪声一起被同一个系数放大到输出端。很多人调低噪声只盯着换芯片，把基准噪声从80nV换到40nV，结果分压电阻贡献的噪声有50nV，白忙一场。我一般的做法是先把三项噪声的贡献量级都算一遍，谁占大头就先动谁，RC网络主要是冲着后两项去的。
固定输出版本的LDO之所以安静，就是因为它把分压电阻做进了芯片，用的是匹配好、阻值小的内部电阻，热噪声和寄生都控制得很好。可调版本把这个自由度交给你，也把噪声责任交给了你。
1.2 可调版本为什么天生吃亏：噪声增益这个隐形放大器
这里有个必须掰扯清楚的概念：噪声增益不等于电压增益。对LDO来说，输出电压和基准电压的比值 Vout/Vref，就是反馈网络对基准噪声和反馈网络自身噪声的放大倍数。举个具体的例子，一颗Vref为0.8V的LDO要输出3.3V，Vout/Vref等于4.125，意思是基准那点噪声到了输出端会被放大4.125倍。如果基准噪声是30nV/√Hz，光这一项在输出端就是124nV/√Hz。
而固定输出版本同样是3.3V输出，它内部基准到输出的等效放大是固定的，但它内部的分压电阻可以做得又小又匹配，噪声贡献极低。可调版本如果你用了10kΩ和31.6kΩ这组"看着很合理"的电阻，等效并联阻值7.6kΩ，热噪声密度大约11.2nV/√Hz，再乘上4.125的噪声增益，输出端就是46nV/√Hz。这已经跟很多LDO自身噪声一个量级了。
更要命的是低输出电压的场景。假设Vref是0.6V，你要输出1.2V，噪声增益只有2，看着很友好；但如果你要输出5V，噪声增益就到了8.3，基准噪声、误差放大器噪声、电阻噪声全被这个系数放大。所以高输出电压、低Vref的可调LDO，输出噪声天然更难看，这不是芯片退步，是拓扑决定的。
我见过有人抱怨"同样是这颗芯片，我用在1.8V噪声很好，用在5V就一塌糊涂"，原因就在这里。理解了噪声增益，后面所有RC网络的参数设计才有落脚点。
1.3 把三项噪声贡献拆开算一遍
为了让你有直观感受，我用一组典型参数把三项噪声摊开。设定Vout=3.3V，Vref=0.8V，噪声增益G=4.125，LDO的噪声等效带宽按100kHz算，等效噪声带宽系数取1.57，积分带宽就是157kHz，开根号约等于396。
- 基准噪声：假设施加到输出端的等效噪声密度是90nV/√Hz，积分后90n×396≈35.6μVrms。
- 误差放大器噪声：等效到输出40nV/√Hz，积分后≈15.8μVrms。
- 分压网络噪声：前面算的46nV/√Hz，积分后≈18.2μVrms。
三项按平方和开根：根号(35.6²+15.8²+18.2²)≈42.7μVrms。可以看到分压网络占了总噪声的将近两成到三成，而它恰恰是你能通过选电阻、加RC网络直接干预的部分。把分压电阻整体缩小10倍，等效热噪声降为原来的1/3.16，从46nV/√Hz降到14.6nV/√Hz，积分后约5.8μVrms，总噪声就降到根号(35.6²+15.8²+5.8²)≈39.6μVrms，改善约7%。再加前馈电容压高频段，改善还能再往上走一截。
这张表我习惯画在草稿纸上看清楚：
| 噪声来源 | 等效输出噪声密度 | 积分后rms（157kHz） | 是否可外部干预 |
|---|---|---|---|
| 内部基准 | 约90nV/√Hz | 约35.6μV | 否，靠NR引脚RC部分缓解 |
| 误差放大器 | 约40nV/√Hz | 约15.8μV | 否，靠降噪声增益间接缓解 |
| 反馈分压电阻 | 约46nV/√Hz | 约18.2μV | 是，缩阻值、加前馈电容 |
把这张表算出来，你才知道自己的板子该往哪使劲。很多人一上来就换LDO，其实换完发现分压网络才是瓶颈，白白浪费一轮打样。
2. RC网络加在哪里：三个可用位置的取舍
2.1 基准与降噪引脚上的RC滤波
大多数低噪声LDO会引出一个NR、SS或BYP引脚，把内部基准或误差放大器偏置节点露出来，让你挂电容降噪。这个引脚的本质是一个内部高阻节点，挂上电容就形成一阶低通，把基准的宽带噪声滤掉。很多规格书只画了电容，比如0.1μF或1μF，但你可以在电容前面串一个电阻，构成完整的RC网络，把截止频率往下压，降噪效果更明显。
比如在NR引脚上串10kΩ再对地挂1μF，截止频率是1/(2π×10000×1e-6)≈15.9Hz，这已经低于大部分1/f噪声的转折频率，对低频降噪非常有效。代价是启动变慢：内部软启动电流源给这个电容充电的时间常数变成 R×C=10ms量级，实际启动时间可能到几十毫秒。
需要注意的是，这个电阻不能乱加。很多LDO的NR引脚内部是靠电流源充电来建立基准的，串了电阻之后稳态虽然没有压降，但充放电过程被拉长，如果系统有上电时序要求，或者下游有严格的使能窗口，慢启动可能触发时序错误。我的经验是NR引脚上串阻不要超过20kΩ，电容不要超过1μF，并且一定要实测上电波形确认没有异常。
注意：NR引脚串电阻前，先确认规格书是否允许。有部分LDO的这个引脚内部接的是低阻缓冲输出，串电阻会直接改变基准电压，输出电压跟着偏，这类芯片只能挂纯电容。
2.2 反馈分压电阻上并联前馈电容
前馈电容，行业里常写成Cff，是跨接在上分压电阻两端的那颗小电容，也就是从Vout到FB之间。它的作用有两个：一是在高频段把上分压电阻短路，让反馈系数在高频趋近于1，从而把噪声增益从4.125压到接近1；二是引入一个零点，给环路补相位裕度，同时改善负载瞬态响应。
从降噪角度看，Cff的效果非常直接。DC到零点频率之间，噪声增益还是4.125，噪声照常被放大；过了零点之后，噪声增益逐渐下降，到极点之后趋近1。也就是说，Cff把高频段的噪声增益降了4倍多，而宽带噪声的积分主要贡献就来自高频段，所以整体rms噪声下降明显。
但Cff不是越大越好。容量太大，零点频率被压得很低，环路带宽内增益提升过多，容易引起过冲和振铃；容量太小，零点跑到LDO带宽之外，等于没加。常见的取值范围是10pF到1nF，具体要配合LDO的交越频率算。我一般先把零点放在LDO交越频率的0.1到1倍之间，然后实测阶跃响应，看有没有过冲。
提示：加Cff之后一定要重新测负载阶跃。我遇到过零点放得太靠内、相位裕度反而下降的情况，因为LDO内部本身有极点，外部零点没对准，会形成增益隆起。
2.3 输出端后置RC滤波
如果你对噪声要求极其苛刻，比如给ADC基准或者射频本振供电，还可以在LDO输出后面再加一级RC或磁珠加电容的低通。串联元件放在输出和负载之间，电容对地，把LDO输出残余的高频噪声再滤一道。这种方案的好处是跟LDO内部环路解耦，不会影响稳定性；坏处是串联电阻会带来压降和负载调整率恶化。
串联电阻的取值受负载电流限制。假设最大负载电流100mA，你希望压降不超过10mV，那R最大就是0.1Ω。0.1Ω配10μF，截止频率1/(2π×0.1×10e-6)≈159kHz，其实对100kHz以内的噪声帮助有限。想要更低的截止频率，就得用大电容或者磁珠。
磁珠的方案更常见：磁珠在低频阻抗小，高频阻抗大，配电容形成低通，同时DC压降几乎为零。但磁珠的阻抗随频率和直流偏置变化很大，选型时要看它在你关心的频段（通常100kHz到10MHz）的阻抗曲线，还要注意磁珠和LDO输出电容可能形成LC谐振，产生峰值，反而放大某个频段的噪声。我一般会在磁珠两端并一个小电阻（几欧姆到几十欧姆）做阻尼，压掉谐振峰。
2.4 三种方案的横向对比
把三个位置摆在一起看，各自的适用场景差别很明显：
| 方案 | 主要作用 | 对稳定性影响 | 代价 | 适用场景 |
|---|---|---|---|---|
| NR引脚RC | 滤基准低频噪声 | 一般无影响，除非串阻过大 | 启动变慢 | 低频1/f噪声为主 |
| 反馈前馈电容Cff | 降高频噪声增益、补相位 | 影响明显，需重测阶跃 | 可能过冲 | 宽带噪声、瞬态要求高 |
| 输出后置RC/磁珠 | 滤高频残余噪声 | 基本无影响，注意谐振 | 压降或谐振风险 | 超低噪声、射频供电 |
实操里这三个经常一起上。我的常规组合是：NR引脚挂1μF加10kΩ，反馈加100pF前馈，输出加磁珠并阻尼电阻。三管齐下，从低频到高频都能压一压。但每加一样都要单独验证，不要一次全加上，否则出了问题你根本不知道是哪一项引起的。
3. 参数怎么算：从截止频率到电阻取值
3.1 噪声增益与Vref决定理论下限
任何降噪手段都绕不开噪声增益这个天花板。你先把G=Vout/Vref算出来，这就是基准噪声被放大的倍数。如果G很大，比如输出12V、Vref 0.6V，G=20，基准噪声30nV/√Hz到输出端就是600nV/√Hz，这时候你加再多RC也压不动低频段，因为芯片内部基准噪声在放大前就已经很大了。
这种情况下正确的做法是换一颗Vref更高的LDO，或者改用固定输出版本加后级LDO级联。我遇到过12V输出的场景，客户坚持用Vref 0.5V的芯片，噪声怎么调都下不来，换成Vref 1.25V的老款芯片，噪声立刻降了一半多。
所以第一步永远是算G。G小于3，分压网络好处理；G在3到8之间，前馈电容和缩阻值都要上；G大于8，先考虑换拓扑，RC网络只是辅助。把这个判断做在前面，能省下很多无谓的调试时间。
3.2 前馈电容的零点位置怎么定
Cff的零点频率公式是 fz=1/(2π×R1×Cff)，极点频率是 fp=1/(2π×(R1∥R2)×Cff)。零点在前，极点在后，零点负责补相位，极点负责让高频噪声增益继续往下掉。
举一组实数：R1=31.6kΩ，R2=10kΩ，Cff=100pF。零点fz=1/(2π×31600×100e-12)≈50.4kHz。极点fp=1/(2π×7596×100e-12)≈209kHz。如果这颗LDO的交越频率是100kHz，那么零点50kHz落在交越频率之前，能给相位裕度贡献大约几十度，同时从50kHz开始噪声增益往下走，到209kHz之后趋近1。
如果交越频率是30kHz，50kHz的零点就跑到带宽外了，对相位帮助有限，对降噪的作用也推迟到高频。这时候可以把Cff加到220pF，零点降到约23kHz，落进带宽内。反过来，如果LDO交越频率是500kHz，100pF的零点还在带宽内偏低位置，可以减到47pF，零点抬到107kHz。
我的经验法则是：先量出LDO的交越频率，然后把Cff零点放在交越频率的0.3到0.7倍之间。这个区间既能补相位又不会把带宽内增益抬太高。量交越频率最省事的办法是看规格书的开环增益曲线，没有的话就在反馈回路注入小信号扫频，或者干脆用几组Cff值实测阶跃响应，选过冲最小、恢复最快的那组。
3.3 分压电阻阻值和热噪声的定量关系
热噪声密度的公式是 en=√(4kTR)，k是玻尔兹曼常数1.38e-23，T取298K，R是等效阻值。在反馈网络里，等效阻值是R1和R2的并联，输出端贡献还要乘上噪声增益G。
把前面那组参数代进去：R1∥R2=7.596kΩ，en=√(4×1.38e-23×298×7596)=√(1.25e-16)≈11.18nV/√Hz，乘G=4.125，输出端贡献46.1nV/√Hz。若把电阻整体缩小10倍，R1=3.16kΩ，R2=1kΩ，并联759.6Ω，en≈3.54nV/√Hz，乘G后14.6nV/√Hz，降了3.16倍。
但电阻不能无限缩小，因为它消耗静态电流。电流I=Vout/(R1+R2)。10kΩ配31.6kΩ这组，电流是3.3/41600≈79μA，功耗260μW，很轻。缩到1kΩ配3.16kΩ，电流793μA，功耗2.6mW。再缩到100Ω配316Ω，电流7.9mA，功耗26mW，对电池设备就太重了。
所以电阻取值是在噪声和功耗之间做权衡。我的常用区间是分压支路电流控制在100μA到500μA之间，这个区间噪声可接受、功耗也不夸张。对于超低功耗设备，可以用1MΩ级别的大电阻，但必须靠Cff把高频噪声增益压下去，否则热噪声会很吓人。大电阻还有一个额外好处是减小了负载调整误差里的分压损耗，但要注意FB引脚输入偏置电流在兆欧级电阻上产生的偏移。
注意：电阻的电流噪声（1/f噪声）在厚膜电阻里比薄膜电阻高。低噪声场合优先选薄膜电阻或者金属箔电阻，别用普通的厚膜贴片，它的过剩噪声在低频段能翻好几倍。
3.4 一个可复现的仿真验证
理论算完，最好用SPICE过一遍。下面这个网表是我常用的简化模型，把LDO等效成一个跨导加输出阻抗，反馈网络按实际参数搭，做AC分析和噪声分析：
* 可调LDO噪声与环路简化模型 Vref in_ref 0 dc 0.8 ac 1 Rref in_ref fb 1k * 误差放大器等效跨导级 Gamp 0 ea_out in_ref fb 1m Rout ea_out 0 1Meg Cout ea_out 0 10p * 输出级等效 Eout out 0 ea_out 0 1 Rload out 0 33 * 反馈分压网络 R1 out fb 31.6k R2 fb 0 10k Cff out fb 100p .ac dec 100 1 10Meg .noise v(out) Vref dec 100 1 1Meg .print noise inoise onoise .end跑AC分析看环路增益和相位，重点看加了Cff之后相位裕度有没有变化；跑噪声分析看输出噪声谱密度，把R1、R2、Cff分别扫参，对比10Hz到100kHz的积分噪声。SPICE的噪声分析会把每个电阻的热噪声算进去，你能直接看到分压网络贡献了多少。
仿真里有个坑要注意：理想模型没有LDO内部的实际极点和PSRR特性，算出来的绝对值只能参考，趋势可信。真正定参数还是要靠实测。我一般用仿真定个大致范围，然后在板子上用可调电容或者几个焊盘换不同容值，实测扫一遍，选最优。
4. 实操：一次完整的低噪声改造过程
4.1 选型与摸底测试
拿到需求先定芯片。看三个指标：基准噪声密度、PSRR在关心频段的值、Vref大小。基准噪声密度决定低频底噪，PSRR决定它能压掉多少前级纹波，Vref决定噪声增益。三个指标里，如果前级已经有开关电源，PSRR的权重甚至高于噪声密度，因为纹波往往比噪声大一个量级。
选定之后先做摸底测试，不要急着改板。用干净的电池或者线性电源给LDO供电，输出接低噪声放大器和频谱分析仪，测10Hz到100kHz的噪声谱。同时测一下负载阶跃响应，记录过冲和恢复时间。这两组数据是后面所有改动的基准，没有基准你无法判断改动是否有效。
摸底时特别要注意测量系统的本底噪声。前置放大器自身的输入噪声要低于被测LDO噪声至少10dB，否则你测到的可能是放大器的噪声。我常用的配置是增益40dB、输入噪声1nV/√Hz以下的前放，配合频谱仪。如果手头只有示波器，可以加一个带通滤波再测rms，但示波器的本底通常在几百微伏，测不了微伏级噪声。
4.2 焊接与布局的细节
RC网络的布局直接决定它有没有效果。原则只有一条：滤波元件尽可能贴近芯片引脚，回路面积尽可能小。NR引脚的电容和电阻要放在引脚旁边，地线就近打过孔接到底层地平面，不要绕远路。反馈分压电阻也要靠近FB引脚，Cff直接跨在R1两端，走线短而等长。
Cff的走线尤其讲究，因为它工作在较高频率。如果Cff离R1有一段距离，走线电感会让零点位置偏移，高频降噪效果打折。我一般把Cff和R1放在同一面、相邻位置，中间不留过孔。反馈节点FB是高阻节点，容易被干扰，周围不要走开关信号或者时钟线，最好用地线包一圈。
还有个细节是反馈分压电阻的接地端。R2的下端不能随便接个地，要和LDO的GND引脚、输出电容的地、负载的地汇聚在同一点，也就是单点接地。如果R2的地和负载电流的地共用一段走线，负载电流在地线上的压降会串进反馈，导致输出偏移和噪声变大。这个坑我在大电流场景踩过，1A负载下地线压降几百微伏，输出直接偏了。
提示：如果空间允许，把反馈分压电阻的接地端单独拉一根线回到LDO的GND焊盘，不要和功率地混在一起。多花一根线的功夫，换来的是干净的低频输出。
4.3 噪声测量：怎么测才准
噪声测量最大的敌人是你自己的测试系统。LDO输出阻抗在低频是毫欧级，在高频会上升，如果测量设备输入阻抗不是远大于它，就会形成分压，测到的值偏低。所以前放的输入阻抗要足够高，或者加一级缓冲。
测量路径一般是：LDO输出经过一个隔直电容（注意耐压和漏电流，漏电流会产生低频噪声），进入低噪声前放，前放输出进频谱分析仪或者高精度ADC。隔直电容要选低漏电的，比如钽电容或者薄膜电容，普通陶瓷电容在直流偏压下漏电和压电效应都可能引入噪声。
接地和屏蔽同样关键。整个测试放在金属屏蔽盒里，LDO用电池供电，前放也用电池，避免地环路。同轴电缆用双屏蔽的，外层在源端接地。我见过测出来噪声一直有50Hz和100Hz尖峰，查了半天发现是示波器探头地线形成的环路在拾取环境磁场，改用同轴加BNC之后干净了。
如果是给ADC供电的场景，还要注意LDO的噪声和ADC的采样频率关系。ADC的采样保持电路会周期性抽取电流，在LDO输出上产生与采样率相关的纹波。这种情况下单纯降噪声密度不够，还要靠输出后置RC或磁珠把这个频段的阻抗压低。
4.4 改造前后的数据对比
还是用前面那组参数做例子，Vout=3.3V，Vref=0.8V，初始配置R1=31.6kΩ、R2=10kΩ，无Cff，NR引脚只挂1μF。改造分三步：第一步把分压电阻缩到R1=3.16kΩ、R2=1kΩ，第二步加Cff=100pF，第三步NR引脚串10kΩ。
- 初始状态：10Hz到100kHz积分噪声约42.7μVrms，其中分压网络贡献18.2μV。
- 缩阻值后：分压网络贡献降到5.8μV，总噪声约39.6μVrms。
- 加Cff后：高频段噪声增益从4.125降到接近1，100kHz以内的高频贡献下降，总噪声约35μVrms。
- NR串阻后：低频1/f噪声被压制，10Hz到1kHz段下降明显，总噪声约32μVrms。
整个改造增加的物料成本不到一块钱，噪声改善约25%。如果对低频要求更高，可以把NR电容加到4.7μF，但启动时间会到上百毫秒，要确认系统能接受。
这里的数据是基于模型的估算，实际数值会因芯片、布局、测量方式不同而波动，但改善的方向和量级是可靠的。我建议你改造时每做一步测一次，记录曲线，这样才能知道哪一步最有效。
5. 踩坑记录与常见问题速查
5.1 加了电容反而不稳的几种情况
最常见的一种是把Cff加得太大。有人听说前馈电容降噪，直接上1μF，结果零点跑到几百赫兹，环路带宽内增益隆起，负载阶跃时输出振荡。Cff的量级应该在皮法到纳法，绝对不要上微法。
第二种是NR引脚电容过大或者ESR不合适。有些LDO对NR引脚的电容有ESR要求，纯陶瓷电容ESR太低，会在内部形成LC谐振，输出出现高频自激。这种时候在电容上串一个小电阻（零点几欧到几欧）做阻尼就能解决，规格书里通常标了允许的ESR范围。
第三种是输出电容选错。可调LDO对输出电容的容值和ESR都有窗口要求，太小不稳，太大也可能不稳。换成低ESR陶瓷电容之后很多老LDO会振荡，因为它的环路补偿是按电解电容的ESR设计的。这种情况要么换LDO，要么在输出串一个小电阻补偿ESR。
第四种是磁珠谐振。输出加磁珠后，磁珠电感和输出电容形成LC，在某个频点阻抗飙升，噪声不但没降反而放大。解决方法是在磁珠两端并一个阻尼电阻，或者在磁珠后面再并一个电容把谐振点压下去。
5.2 实测数据和仿真对不上
仿真说噪声20μV，实测50μV，差了一倍多，通常有这几个原因。一是仿真模型里的LDO输出阻抗太理想，真实LDO的输出阻抗随频率变化，高频段没仿真那么低。二是没算进测量系统的本底，前放噪声和频谱仪本底被加了进去。三是布局寄生，反馈节点的杂散电容和走线电感在高频改变了噪声增益。四是电阻的实际噪声，厚膜电阻的过剩噪声在低频能比理论热噪声高好几倍。
排查顺序是：先用短路法测测量系统本底，确认仪器没问题；再换金属箔电阻对比，排除电阻噪声；然后用近场探头或者手靠近电路，看噪声有没有变化，判断是不是拾取了环境干扰；最后才是回头看仿真模型哪里简化过度。这个顺序能帮你快速定位问题在哪一层。
注意：测噪声时手不要碰电路板，人体感应会引入明显变化。用绝缘镊子调整，调完等几秒让热平衡稳定再读数。
5.3 常见问题速查表
| 现象 | 可能原因 | 排查方法 | 解决方向 |
|---|---|---|---|
| 加了Cff后阶跃振荡 | 零点过低，带宽内增益隆起 | 减小Cff，实测阶跃 | 零点放到交越频率附近 |
| 输出有高频自激 | NR电容ESR过低或输出电容不匹配 | 换不同ESR电容对比 | 串阻尼电阻或换电容类型 |
| 低频噪声下不去 | 基准1/f噪声主导 | 看10Hz到1kHz谱是否高 | NR加大电容并串阻 |
| 噪声有50Hz尖峰 | 地环路或电源耦合 | 改电池供电、剪地环 | 屏蔽、单点接地 |
| 磁珠后噪声反而大 | LC谐振 | 扫频看阻抗峰 | 并阻尼电阻 |
| 输出直流偏移 | 地线压降或FB偏置电流 | 测R2地端对GND电压 | 单点接地或减小电阻 |
| 仿真与实测差一倍 | 模型简化或测量本底 | 测测量系统本底 | 修正模型或换测量方法 |
| 启动异常 | NR串阻过大拖慢软启动 | 看上电波形 | 减小串阻或电容 |
这张表基本覆盖了我这些年遇到的八成问题。遇到新问题先往这几类上靠，大部分能快速定位。剩下两成通常是多个因素叠加，需要一步步分离变量，这时候前面说的摸底测试基准就派上用场了。
我个人在实际操作中的体会是，RC网络降低可调LDO输出噪声这件事，八成功夫花在"先算清楚噪声增益和分压电阻贡献"上，剩下两成才是焊电容电阻。很多人跳过计算直接试，试来试去不知道瓶颈在哪，最后只能靠换芯片碰运气。先把G算出来，把分压网络的热噪声算出来，你会立刻知道该缩阻值、该加Cff还是该换芯片。还有一个小技巧：改造时把每个改动单独测一遍并记录曲线，时间长了你会积累出一套自己芯片库的经验值，下次遇到同系列芯片，直接套用就能少走很多弯路。
